JP3413823B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係り、特に電界効果トランジスタのゲート
電極およびソース領域とドレイン領域およびウェルの製
造方法に関するものである。
の製造方法に係り、特に電界効果トランジスタのゲート
電極およびソース領域とドレイン領域およびウェルの製
造方法に関するものである。
【０００２】
【従来の技術】ロジックＬＳＩの高速化を図るために
は、素子の寄生容量を削減して駆動能力を高める必要が
ある。従来の半導体装置は図１１（ａ）に示すように、
シリコン基板６上にＰ型ウェル４がフィールド絶縁膜５
により素子分離して形成され、その上にゲート絶縁膜２
を介してゲート電極１が設けられており、またゲート電
極１の側壁に第三の絶縁膜７が形成されていた。この第
三の絶縁膜７としては、シリコン酸化膜が用いられてお
り、ゲート電極１の側壁はシリコン酸化膜７で形成され
ることとなり、ゲート電極１とソース領域およびドレイ
ン領域の間にシリコン酸化膜を介してフリンジ容量が生
じて回路動作を遅くする。
は、素子の寄生容量を削減して駆動能力を高める必要が
ある。従来の半導体装置は図１１（ａ）に示すように、
シリコン基板６上にＰ型ウェル４がフィールド絶縁膜５
により素子分離して形成され、その上にゲート絶縁膜２
を介してゲート電極１が設けられており、またゲート電
極１の側壁に第三の絶縁膜７が形成されていた。この第
三の絶縁膜７としては、シリコン酸化膜が用いられてお
り、ゲート電極１の側壁はシリコン酸化膜７で形成され
ることとなり、ゲート電極１とソース領域およびドレイ
ン領域の間にシリコン酸化膜を介してフリンジ容量が生
じて回路動作を遅くする。
【０００３】また、短チャネル効果を抑制することも重
要である。そこで図１０（ｂ）に示すように不純物を含
むゲート電極９が形成され、ゲート電極９に隣接してソ
ース・ドレイン領域８とポケット構造１５が設けられて
いるが、短チャネル効果の抑制に有効なポケット構造１
５を形成した場合、ドレイン領域の接合容量が大きくな
る。素子の微細化が進むと、寄生容量の素子特性への影
響は非常に大きくなり問題である。
要である。そこで図１０（ｂ）に示すように不純物を含
むゲート電極９が形成され、ゲート電極９に隣接してソ
ース・ドレイン領域８とポケット構造１５が設けられて
いるが、短チャネル効果の抑制に有効なポケット構造１
５を形成した場合、ドレイン領域の接合容量が大きくな
る。素子の微細化が進むと、寄生容量の素子特性への影
響は非常に大きくなり問題である。
【０００４】その他の問題として、図１１（ｂ）に示す
ゲート電極９中の不純物を均一に分布させると同時にソ
ース・ドレイン領域８の不純物の活性化を行うための熱
処理において、熱処理が足りないと、ゲート電極９中の
不純物が均一に分布せずゲート電極９の抵抗が十分低く
ならないという問題が生じ、熱処理が多いとソース・ド
レイン領域８の不純物がチャネル領域へ拡散して短チャ
ネル効果が顕著に生じるという問題や、ゲート電極９中
の不純物がゲート絶縁膜２を介してチャネル領域へ拡散
してしきい値を変えるという問題がある。
ゲート電極９中の不純物を均一に分布させると同時にソ
ース・ドレイン領域８の不純物の活性化を行うための熱
処理において、熱処理が足りないと、ゲート電極９中の
不純物が均一に分布せずゲート電極９の抵抗が十分低く
ならないという問題が生じ、熱処理が多いとソース・ド
レイン領域８の不純物がチャネル領域へ拡散して短チャ
ネル効果が顕著に生じるという問題や、ゲート電極９中
の不純物がゲート絶縁膜２を介してチャネル領域へ拡散
してしきい値を変えるという問題がある。
【０００５】
【発明が解決しようとする課題】半導体装置のフリンジ
容量を下げる方法に関して、有機絶縁膜等のシリコン酸
化膜より低い誘電率の材料を使う方法が考えられるが、
ゲート側壁としては、熱処理工程の問題により耐熱性の
弱い低誘電率の有機絶縁膜を採用することはできない。
その他の方法として、特開平１−２８６３６号や特開平
５−３３０２０２号に記載のように、ゲート電極の側壁
に空洞を設ける方法がある。しかし、これらの方法で
は、空洞の上部を酸化膜で覆ったままゲート電極および
ソース・ドレイン領域の上部を露出させることができな
いため、ゲート電極およびソース・ドレイン領域の寄生
抵抗を下げるためのシリサイド化を行うことができな
い。
容量を下げる方法に関して、有機絶縁膜等のシリコン酸
化膜より低い誘電率の材料を使う方法が考えられるが、
ゲート側壁としては、熱処理工程の問題により耐熱性の
弱い低誘電率の有機絶縁膜を採用することはできない。
その他の方法として、特開平１−２８６３６号や特開平
５−３３０２０２号に記載のように、ゲート電極の側壁
に空洞を設ける方法がある。しかし、これらの方法で
は、空洞の上部を酸化膜で覆ったままゲート電極および
ソース・ドレイン領域の上部を露出させることができな
いため、ゲート電極およびソース・ドレイン領域の寄生
抵抗を下げるためのシリサイド化を行うことができな
い。
【０００６】また、ポケット構造を形成することによる
ドレイン領域の接合容量の増加を抑える方法として、エ
レクトロン・デバイス（ＩＥＥＥ ＴＲＡＮＳＡＣＴＩ
ＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ）Ｖ
ＯＬ．４２．ＮＯ．１．ＪＡＮＵＡＲＹ １９９５，Ｐ
Ｐ．７８−８６に記載のように、ゲート電極とシリサイ
ド化されたソース・ドレイン領域の間からイオン注入す
る方法がある。しかし、この方法では、シリサイドは耐
熱性が弱いためにシリサイド化した後のイオン注入によ
る不純物は熱処理が充分施されない。
ドレイン領域の接合容量の増加を抑える方法として、エ
レクトロン・デバイス（ＩＥＥＥ ＴＲＡＮＳＡＣＴＩ
ＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ）Ｖ
ＯＬ．４２．ＮＯ．１．ＪＡＮＵＡＲＹ １９９５，Ｐ
Ｐ．７８−８６に記載のように、ゲート電極とシリサイ
ド化されたソース・ドレイン領域の間からイオン注入す
る方法がある。しかし、この方法では、シリサイドは耐
熱性が弱いためにシリサイド化した後のイオン注入によ
る不純物は熱処理が充分施されない。
【０００７】本発明は、高速化，低消費電力化，信頼性
を向上させた半導体装置を提供するものである。さらに
本発明は、ゲート電極の側壁に空隙をシリサイド工程を
適用できる方法で形成すると同時に、自己整合でポケッ
ト構造を形成する半導体装置の製造方法を提供すること
を目的とする。
を向上させた半導体装置を提供するものである。さらに
本発明は、ゲート電極の側壁に空隙をシリサイド工程を
適用できる方法で形成すると同時に、自己整合でポケッ
ト構造を形成する半導体装置の製造方法を提供すること
を目的とする。
【０００８】更に本発明は、ゲート電極のフリンジ容量
を小さくすると同時に、ゲート電極中の不純物を充分均
一に分布しながらソース・ドレイン領域の不純物をチャ
ネル領域へ過剰に拡散させず活性化する半導体装置の製
造方法を提供することを目的とする。
を小さくすると同時に、ゲート電極中の不純物を充分均
一に分布しながらソース・ドレイン領域の不純物をチャ
ネル領域へ過剰に拡散させず活性化する半導体装置の製
造方法を提供することを目的とする。
【０００９】また本発明は、ゲート電極のフリンジ容量
を小さくすると同時に、ゲート電極中の不純物がゲート
絶縁膜を介してチャネル領域へ拡散することを抑える半
導体装置の製造方法、およびゲート電極のフリンジ容量
を小さくすると同時に、ＬＤＤ構造の形成のための露光
工程を増やさない半導体装置の製造方法、およびゲート
電極のフリンジ容量を小さくすると同時にチャネル領域
を局所的に形成するための露光工程を増やさない半導体
装置の製造方法を提供することを目的とする。
を小さくすると同時に、ゲート電極中の不純物がゲート
絶縁膜を介してチャネル領域へ拡散することを抑える半
導体装置の製造方法、およびゲート電極のフリンジ容量
を小さくすると同時に、ＬＤＤ構造の形成のための露光
工程を増やさない半導体装置の製造方法、およびゲート
電極のフリンジ容量を小さくすると同時にチャネル領域
を局所的に形成するための露光工程を増やさない半導体
装置の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置は、ソース領域及びドレイ
ン領域と、ゲート電極と、側壁とを有する半導体装置で
あって、ソース領域は、キャリアを供給するものであ
り、ドレイン領域は、前記キャリアを引き出すものであ
り、ゲート電極は、印加される電圧によりソース領域か
らドレイン領域へのキャリアの流れを制御するものであ
り、ゲート電極とソース領域及びドレイン領域とは、半
導体基板の素子領域内に隣接して形成されており、側壁
は、前記ゲート電極の側部に形成されたものであり、前
記側壁とゲート電極との間には、ゲート電極とソース領
域及びドレイン領域の間に生ずるフランジ容量を低減す
るための空隙を有し、さらに前記側壁は前記ゲート電極
の高さより低く、前記ゲート電極は前記側壁の高さ位置
を超えて上方に突き出たものであり、シリサイドは、絶
縁膜を除去して露出した前記ゲート電極及びソース領域
・ドレイン領域の表面に形成されたものであるものであ
る。
め、本発明に係る半導体装置は、ソース領域及びドレイ
ン領域と、ゲート電極と、側壁とを有する半導体装置で
あって、ソース領域は、キャリアを供給するものであ
り、ドレイン領域は、前記キャリアを引き出すものであ
り、ゲート電極は、印加される電圧によりソース領域か
らドレイン領域へのキャリアの流れを制御するものであ
り、ゲート電極とソース領域及びドレイン領域とは、半
導体基板の素子領域内に隣接して形成されており、側壁
は、前記ゲート電極の側部に形成されたものであり、前
記側壁とゲート電極との間には、ゲート電極とソース領
域及びドレイン領域の間に生ずるフランジ容量を低減す
るための空隙を有し、さらに前記側壁は前記ゲート電極
の高さより低く、前記ゲート電極は前記側壁の高さ位置
を超えて上方に突き出たものであり、シリサイドは、絶
縁膜を除去して露出した前記ゲート電極及びソース領域
・ドレイン領域の表面に形成されたものであるものであ
る。
【００１１】また本発明に係る半導体装置は、ソース領
域及びドレイン領域と、ゲート電極と、側壁とを有する
半導体装置であって、ソース領域は、キャリアを供給す
るものであり、ドレイン領域は、前記キャリアを引き出
すものであり、ゲート電極は、印加される電圧によりソ
ース領域からドレイン領域へのキャリアの流れを制御す
るものであり、ゲート電極とソース領域及びドレイン領
域とは、半導体基板の素子領域内に隣接して設けられて
おり、側壁は、前記ゲート電極の側部に形成されたもの
であり、さらに前記ゲート電極は、半導体基板の素子領
域を区画するフィールド絶縁膜膜に両端支持されて半導
体基板から浮上し、かつゲート電極と側壁及びソース領
域並びにドレイン領域との間には、空隙が形成されてお
り、前記空隙は、ゲート電極とソース領域及びドレイン
領域との間に生ずるフリンジ容量，オーバーラップ容
量，ゲート容量を低減する空間である。
域及びドレイン領域と、ゲート電極と、側壁とを有する
半導体装置であって、ソース領域は、キャリアを供給す
るものであり、ドレイン領域は、前記キャリアを引き出
すものであり、ゲート電極は、印加される電圧によりソ
ース領域からドレイン領域へのキャリアの流れを制御す
るものであり、ゲート電極とソース領域及びドレイン領
域とは、半導体基板の素子領域内に隣接して設けられて
おり、側壁は、前記ゲート電極の側部に形成されたもの
であり、さらに前記ゲート電極は、半導体基板の素子領
域を区画するフィールド絶縁膜膜に両端支持されて半導
体基板から浮上し、かつゲート電極と側壁及びソース領
域並びにドレイン領域との間には、空隙が形成されてお
り、前記空隙は、ゲート電極とソース領域及びドレイン
領域との間に生ずるフリンジ容量，オーバーラップ容
量，ゲート容量を低減する空間である。
【００１２】またシリサイドを有し、前記側壁は前記ゲ
ート電極の高さより低く、前記ゲート電極は前記側壁の
高さ位置を超えて上方に突き出たものであり、シリサイ
ドは、絶縁膜を除去して露出した前記ゲート電極及びソ
ース領域・ドレイン領域の表面に形成されたものであ
る。
ート電極の高さより低く、前記ゲート電極は前記側壁の
高さ位置を超えて上方に突き出たものであり、シリサイ
ドは、絶縁膜を除去して露出した前記ゲート電極及びソ
ース領域・ドレイン領域の表面に形成されたものであ
る。
【００１３】またポケット構造を有する半導体装置であ
って、ポケット構造は、短チャネル効果を抑制するもの
であって、前記ゲート電極と側壁の間に形成された空隙
の下方領域に制限されて設けられたものである。
って、ポケット構造は、短チャネル効果を抑制するもの
であって、前記ゲート電極と側壁の間に形成された空隙
の下方領域に制限されて設けられたものである。
【００１４】また本発明に係る半導体装置の製造方法
は、ゲート電極形成工程と、サイドウォール形成工程
と、ソース・ドレイン領域形成工程と、空隙形成工程
と、シリサイド形成工程とを少なくとも含む半導体装置
の製造方法であって、ゲート電極形成工程は、半導体基
板の素子領域にゲート絶縁膜を介してゲート電極を形成
する処理であり、サイドウォール形成工程は、前記ゲー
ト電極の側部に内外２層の第１及び第２のサイドウォー
ルを形成する処理であり、ソース・ドレイン領域形成工
程は、前記半導体基板の全面に不純物をイオン注入し、
ソース・ドレイン領域を形成し、かつ前記ゲート電極を
低抵抗化する処理であり、空隙形成工程は、前記内外２
層のサイドウォールのうち内側の第１のサイドウォール
を除去して外側の第２のサイドウォールとゲート電極の
間に容量低減用の空隙を形成し、かつ前記外側の第２の
サイドウォールの高さをゲート電極より低く形成する処
理であり、シリサイド形成工程は、前記基板前面に絶縁
膜を被覆性の悪い化学気相成長法により形成した後、該
絶縁膜をエッチバックしてゲート電極及びソース・ドレ
イン電極の表面を露出させ、前記ゲート電極及び基板に
シリサイドを形成する処理である。
は、ゲート電極形成工程と、サイドウォール形成工程
と、ソース・ドレイン領域形成工程と、空隙形成工程
と、シリサイド形成工程とを少なくとも含む半導体装置
の製造方法であって、ゲート電極形成工程は、半導体基
板の素子領域にゲート絶縁膜を介してゲート電極を形成
する処理であり、サイドウォール形成工程は、前記ゲー
ト電極の側部に内外２層の第１及び第２のサイドウォー
ルを形成する処理であり、ソース・ドレイン領域形成工
程は、前記半導体基板の全面に不純物をイオン注入し、
ソース・ドレイン領域を形成し、かつ前記ゲート電極を
低抵抗化する処理であり、空隙形成工程は、前記内外２
層のサイドウォールのうち内側の第１のサイドウォール
を除去して外側の第２のサイドウォールとゲート電極の
間に容量低減用の空隙を形成し、かつ前記外側の第２の
サイドウォールの高さをゲート電極より低く形成する処
理であり、シリサイド形成工程は、前記基板前面に絶縁
膜を被覆性の悪い化学気相成長法により形成した後、該
絶縁膜をエッチバックしてゲート電極及びソース・ドレ
イン電極の表面を露出させ、前記ゲート電極及び基板に
シリサイドを形成する処理である。
【００１５】また本発明に係る半導体装置の製造方法
は、ゲート電極形成工程と、第１のソース・ドレイン形
成工程と、空隙形成工程と、ポケット構造形成工程と、
第２のソース・ドレイン形成工程とを少なくとも含む半
導体装置の製造方法であって、ゲート電極形成工程は、
半導体基板の素子領域にゲート絶縁膜を介してゲート電
極を形成する処理であり、第１のソース・ドレイン形成
工程は、前記ゲート電極の側部に第１のサイドウォール
を形成し、前記半導体基板全面に不純物をイオン注入し
て、不純物分布の浅いソース・ドレイン領域を形成する
処理であり、空隙形成工程は、前記第１のサイドウォー
ルに第２のサイドウォールを重ねて内外２層のサイドウ
ォールを形成し、しかる後に内側の第１のサイドウォー
ルを除去して外側の第２のサイドウォールとゲート電極
の間に容量低減用の空隙を形成する処理であり、ポケッ
ト構造形成工程は、前記空隙内及び第２のサイドウォー
ルの外側領域にソース・ドレイン領域の不純物とは極性
の異なる不純物をイオン注入し、空隙下方の不純物分布
の浅いソース・ドレイン領域及び第２のサイドウォール
外側下方の不純物分布の浅いソース・ドレイン領域の真
下に制限してポケット構造を形成する処理であり、第２
のソース・ドレイン領域形成工程は、前記空隙の上部開
口を閉塞して前記半導体全面に不純物をイオン注入し、
第２のサイドウォールより外側領域のソース・ドレイン
領域のみの厚さを増加させて不純物分布の深いソース・
ドレイン領域を形成し、かつゲート電極を低抵抗化する
処理である。
は、ゲート電極形成工程と、第１のソース・ドレイン形
成工程と、空隙形成工程と、ポケット構造形成工程と、
第２のソース・ドレイン形成工程とを少なくとも含む半
導体装置の製造方法であって、ゲート電極形成工程は、
半導体基板の素子領域にゲート絶縁膜を介してゲート電
極を形成する処理であり、第１のソース・ドレイン形成
工程は、前記ゲート電極の側部に第１のサイドウォール
を形成し、前記半導体基板全面に不純物をイオン注入し
て、不純物分布の浅いソース・ドレイン領域を形成する
処理であり、空隙形成工程は、前記第１のサイドウォー
ルに第２のサイドウォールを重ねて内外２層のサイドウ
ォールを形成し、しかる後に内側の第１のサイドウォー
ルを除去して外側の第２のサイドウォールとゲート電極
の間に容量低減用の空隙を形成する処理であり、ポケッ
ト構造形成工程は、前記空隙内及び第２のサイドウォー
ルの外側領域にソース・ドレイン領域の不純物とは極性
の異なる不純物をイオン注入し、空隙下方の不純物分布
の浅いソース・ドレイン領域及び第２のサイドウォール
外側下方の不純物分布の浅いソース・ドレイン領域の真
下に制限してポケット構造を形成する処理であり、第２
のソース・ドレイン領域形成工程は、前記空隙の上部開
口を閉塞して前記半導体全面に不純物をイオン注入し、
第２のサイドウォールより外側領域のソース・ドレイン
領域のみの厚さを増加させて不純物分布の深いソース・
ドレイン領域を形成し、かつゲート電極を低抵抗化する
処理である。
【００１６】また前記第２のソース・ドレイン領域形成
工程におけるイオン注入は、前記サイドウォールに対し
て斜め方向から行うものである。
工程におけるイオン注入は、前記サイドウォールに対し
て斜め方向から行うものである。
【００１７】また前記第１のソース・ドレイン形成工程
とポケット構造形成工程は、前記空隙形成工程の後処理
として行い、前記第２のソース・ドレイン領域形成工程
におけるイオン注入は、前記サイドウォールに対して斜
め方向から行うものである。
とポケット構造形成工程は、前記空隙形成工程の後処理
として行い、前記第２のソース・ドレイン領域形成工程
におけるイオン注入は、前記サイドウォールに対して斜
め方向から行うものである。
【００１８】また本発明に係る半導体装置の製造方法
は、ゲート電極形成工程と、サイドウォール形成工程
と、第１のソース・ドレイン形成工程と、ソース・ドレ
イン形成工程と、空隙形成工程と、熱処理工程と、第２
のソース・ドレイン形成工程と、活性化処理工程とを少
なくとも含む半導体装置の製造方法であって、ゲート電
極形成工程は、半導体基板の素子領域にゲート絶縁膜を
介してゲート電極を形成する処理であり、サイドウォー
ル形成工程は、前記ゲート電極の側部に内外２層の第１
のサイドウォール及び第２のサイドウォールを形成する
処理であり、第１のソース・ドレイン形成工程は、前記
半導体基板の全面に不純物をイオン注入し、不純物分布
の深いソース・ドレイン領域を形成し、かつ前記ゲート
電極を低抵抗化する処理であり、空隙形成工程は、内側
の第１のサイドウォールを除去し、ゲート電極と外側の
第２のサイドウォールの間に容量低減用の空隙を形成す
る処理であり、熱処理工程は、前記空隙の形成後、熱処
理を行い、前記不純物分布の深いソース・ドレイン領域
をなす不純物層を活性化させ、かつ前記ゲート電極中の
不純物を均一に分布させる処理であり、第２のソース・
ドレイン形成工程は、前記半導体基板全面に不純物をイ
オン注入して、前記不純物分布の深いソース・ドレイン
領域上に不純物分布の浅いソース・ドレイン領域を形成
する処理であり、活性化処理工程は、前記不純物分布の
浅いソース・ドレイン領域の不純物を活性化する処理で
ある。
は、ゲート電極形成工程と、サイドウォール形成工程
と、第１のソース・ドレイン形成工程と、ソース・ドレ
イン形成工程と、空隙形成工程と、熱処理工程と、第２
のソース・ドレイン形成工程と、活性化処理工程とを少
なくとも含む半導体装置の製造方法であって、ゲート電
極形成工程は、半導体基板の素子領域にゲート絶縁膜を
介してゲート電極を形成する処理であり、サイドウォー
ル形成工程は、前記ゲート電極の側部に内外２層の第１
のサイドウォール及び第２のサイドウォールを形成する
処理であり、第１のソース・ドレイン形成工程は、前記
半導体基板の全面に不純物をイオン注入し、不純物分布
の深いソース・ドレイン領域を形成し、かつ前記ゲート
電極を低抵抗化する処理であり、空隙形成工程は、内側
の第１のサイドウォールを除去し、ゲート電極と外側の
第２のサイドウォールの間に容量低減用の空隙を形成す
る処理であり、熱処理工程は、前記空隙の形成後、熱処
理を行い、前記不純物分布の深いソース・ドレイン領域
をなす不純物層を活性化させ、かつ前記ゲート電極中の
不純物を均一に分布させる処理であり、第２のソース・
ドレイン形成工程は、前記半導体基板全面に不純物をイ
オン注入して、前記不純物分布の深いソース・ドレイン
領域上に不純物分布の浅いソース・ドレイン領域を形成
する処理であり、活性化処理工程は、前記不純物分布の
浅いソース・ドレイン領域の不純物を活性化する処理で
ある。
【００１９】また前記半導体基板の素子領域をなすウェ
ルは、前記空隙形成工程の後工程にて、前記空隙の内外
に位置するゲート電極と第２のサイドウォールをマスク
としてイオン注入を行うことにより形成するものであ
る。
ルは、前記空隙形成工程の後工程にて、前記空隙の内外
に位置するゲート電極と第２のサイドウォールをマスク
としてイオン注入を行うことにより形成するものであ
る。
【００２０】また前記ゲート電極を、半導体基板の素子
領域を区画するフィールド酸化膜に両端支持させて形成
し、ゲート絶縁膜及び第１のサイドウォールを同時に除
去するものである。
領域を区画するフィールド酸化膜に両端支持させて形成
し、ゲート絶縁膜及び第１のサイドウォールを同時に除
去するものである。
【００２１】また前記ゲート電極，第２のサイドウォー
ルはシリコン酸化膜であり、第１のサイドウォールはシ
リコン窒化膜であり、ホット燐酸を多く含む溶液を用い
て、第１のサイドウォールのみを選択的に除去するもの
である。
ルはシリコン酸化膜であり、第１のサイドウォールはシ
リコン窒化膜であり、ホット燐酸を多く含む溶液を用い
て、第１のサイドウォールのみを選択的に除去するもの
である。
【００２２】また前記第２のサイドウォールの高さをゲ
ート電極より低く形成し、前記基板全面に絶縁膜を被覆
性の悪い化学気相成長法により形成した後、該絶縁膜を
エッチバックしてゲート電極及びソース・ドレイン電極
の表面を露出させ、前記ゲート電極及び基板にシリサイ
ドを形成するものである。
ート電極より低く形成し、前記基板全面に絶縁膜を被覆
性の悪い化学気相成長法により形成した後、該絶縁膜を
エッチバックしてゲート電極及びソース・ドレイン電極
の表面を露出させ、前記ゲート電極及び基板にシリサイ
ドを形成するものである。
【００２３】
【作用】半導体装置では図１０（ａ）に示すように、ゲ
ート電極９，ソース領域８ａ，ドレイン領域８ｂが半導
体基板６上に隣接して設けられており、これらの相互間
に誘電体としての絶縁膜が介在し、この構造が容量を生
じさせることとなるが、素子の微細化のためには、この
構造は避けられないものである。
ート電極９，ソース領域８ａ，ドレイン領域８ｂが半導
体基板６上に隣接して設けられており、これらの相互間
に誘電体としての絶縁膜が介在し、この構造が容量を生
じさせることとなるが、素子の微細化のためには、この
構造は避けられないものである。
【００２４】そこで本発明では、絶縁膜をなくして、そ
の箇所に空隙を設けている。空隙、すなわち空気層は、
誘電率が最も小さい物質であり、本発明では絶縁膜を空
隙構造とすることにより、容量の値を極めて小さく抑え
ている。
の箇所に空隙を設けている。空隙、すなわち空気層は、
誘電率が最も小さい物質であり、本発明では絶縁膜を空
隙構造とすることにより、容量の値を極めて小さく抑え
ている。
【００２５】さらに本発明では、第２のサイドウォール
の高さをゲート電極より低く形成し、前記基板全面に絶
縁膜を被覆性の悪い化学気相成長法により形成した後、
該絶縁膜をエッチバックしてゲート電極及びソース・ド
レイン電極の表面を露出させ、前記ゲート電極及び基板
にシリサイドを形成する。これによりゲート電極及びソ
ース・ドレイン電極は、シリサイドを介して配線処理を
施し、素子の低抵抗化を図る。
の高さをゲート電極より低く形成し、前記基板全面に絶
縁膜を被覆性の悪い化学気相成長法により形成した後、
該絶縁膜をエッチバックしてゲート電極及びソース・ド
レイン電極の表面を露出させ、前記ゲート電極及び基板
にシリサイドを形成する。これによりゲート電極及びソ
ース・ドレイン電極は、シリサイドを介して配線処理を
施し、素子の低抵抗化を図る。
【００２６】
【発明の実施の形態】以下、本発明を図により説明す
る。図１〜図８は、本発明の実施形態に係る半導体装置
及びその製造方法を示す断面図である。
る。図１〜図８は、本発明の実施形態に係る半導体装置
及びその製造方法を示す断面図である。
【００２７】図において本発明に係る半導体装置は基本
的構成として、ソース領域８ａ，１４ａ及びドレイン領
域８ｂ，１４ｂと、ゲート電極９と、側壁Ｓと、シリサ
イド１３とを有している（図１（ｇ）〜図３（ｈ），図
４（ｇ），図５（ｈ），図６（ｇ）〜図８（ｇ），図
９）。
的構成として、ソース領域８ａ，１４ａ及びドレイン領
域８ｂ，１４ｂと、ゲート電極９と、側壁Ｓと、シリサ
イド１３とを有している（図１（ｇ）〜図３（ｈ），図
４（ｇ），図５（ｈ），図６（ｇ）〜図８（ｇ），図
９）。
【００２８】ソース領域８ａ，１４ａは、キャリアを供
給するものであり、ドレイン領域８ｂ，１４ｂは、ソー
ス領域８ａ，１４ａからのキャリアを引き出すものであ
り、ゲート電極９は、印加される電圧によりソース領域
８ａ，１４ａからドレイン領域８ｂ，１４ｂへのキャリ
アの流れを制御するものであり、ゲート電極９とソース
領域８ａ，１４ａ及びドレイン領域８ｂ，１４ｂとは、
半導体基板６の素子領域内に隣接して形成されている。
この半導体基板６の素子領域は、フィールド絶縁膜５に
より区画されている。またソース領域８ａ，１４ａ及び
ドレイン領域８ｂ，１４ｂのドレイン電極９に対する左
右の配置関係は、図示のものと左右逆の配置関係であっ
てもよい。
給するものであり、ドレイン領域８ｂ，１４ｂは、ソー
ス領域８ａ，１４ａからのキャリアを引き出すものであ
り、ゲート電極９は、印加される電圧によりソース領域
８ａ，１４ａからドレイン領域８ｂ，１４ｂへのキャリ
アの流れを制御するものであり、ゲート電極９とソース
領域８ａ，１４ａ及びドレイン領域８ｂ，１４ｂとは、
半導体基板６の素子領域内に隣接して形成されている。
この半導体基板６の素子領域は、フィールド絶縁膜５に
より区画されている。またソース領域８ａ，１４ａ及び
ドレイン領域８ｂ，１４ｂのドレイン電極９に対する左
右の配置関係は、図示のものと左右逆の配置関係であっ
てもよい。
【００２９】側壁Ｓ（サイドウォール１０）は図１
（ｇ）〜図３（ｈ），図４（ｇ），図５（ｈ），図６
（ｇ），図９に示すように、ゲート電極９の側部に形成
されたものであり、側壁Ｓとゲート電極９との間には、
ゲート電極９とソース領域８ａ，１４ａ及びドレイン領
域８ｂ，１４ｂ間に生ずるフランジ容量（図１０
（ａ））を低減するための空隙Ｃを有している。空隙Ｃ
を形成するにあたっては、側壁Ｓを内外２層のサイドウ
ォール３，７から構成し、内側のサイドウォール３のみ
を選択的に除去して外側のサイドウォール７を残し、こ
のサイドウォール７を側壁Ｓとして用い、空隙Ｃを形成
している。
（ｇ）〜図３（ｈ），図４（ｇ），図５（ｈ），図６
（ｇ），図９に示すように、ゲート電極９の側部に形成
されたものであり、側壁Ｓとゲート電極９との間には、
ゲート電極９とソース領域８ａ，１４ａ及びドレイン領
域８ｂ，１４ｂ間に生ずるフランジ容量（図１０
（ａ））を低減するための空隙Ｃを有している。空隙Ｃ
を形成するにあたっては、側壁Ｓを内外２層のサイドウ
ォール３，７から構成し、内側のサイドウォール３のみ
を選択的に除去して外側のサイドウォール７を残し、こ
のサイドウォール７を側壁Ｓとして用い、空隙Ｃを形成
している。
【００３０】さらに図１（ｇ）〜図３（ｈ），図４
（ｇ），図５（ｈ），図６（ｇ），図９に示すように、
側壁Ｓをなすサイドウォール７は、ゲート電極９の高さ
より低くしたサイドウォール１０として形成し、ゲート
電極９はサイドウォール（側壁Ｓ）１０の高さ位置を超
えて上方に突き出して設け、 基板全面に絶縁膜１１，
１２を被覆性の悪い化学気相成長法により形成した後、
絶縁膜１１，１２をエッチバックしてゲート電極９及び
ソース・ドレイン電極８ａ，１４ａ，８ｂ，１４ｂの表
面を露出させ、ゲート電極９及び基板６にシリサイド１
３を形成している。
（ｇ），図５（ｈ），図６（ｇ），図９に示すように、
側壁Ｓをなすサイドウォール７は、ゲート電極９の高さ
より低くしたサイドウォール１０として形成し、ゲート
電極９はサイドウォール（側壁Ｓ）１０の高さ位置を超
えて上方に突き出して設け、 基板全面に絶縁膜１１，
１２を被覆性の悪い化学気相成長法により形成した後、
絶縁膜１１，１２をエッチバックしてゲート電極９及び
ソース・ドレイン電極８ａ，１４ａ，８ｂ，１４ｂの表
面を露出させ、ゲート電極９及び基板６にシリサイド１
３を形成している。
【００３１】したがって本発明によれば、図９に示すよ
うに、従来の絶縁膜に代えて空隙Ｃがゲート電極９とソ
ース領域８ａ及びドレイン領域８ｂの間に存在し、その
空隙Ｃの誘電率は空気と同じであるから、側壁Ｓを通し
てゲート電極９とソース領域８ａ及びドレイン領域８ｂ
の間に生じるフランジ容量（図１０（ａ））を極めて小
さく抑えることができる。
うに、従来の絶縁膜に代えて空隙Ｃがゲート電極９とソ
ース領域８ａ及びドレイン領域８ｂの間に存在し、その
空隙Ｃの誘電率は空気と同じであるから、側壁Ｓを通し
てゲート電極９とソース領域８ａ及びドレイン領域８ｂ
の間に生じるフランジ容量（図１０（ａ））を極めて小
さく抑えることができる。
【００３２】さらに本発明によれば、サイドウォール
（側壁Ｓ）１０の高さは図１（ｇ）〜図３（ｈ），図４
（ｇ），図５（ｈ），図６（ｇ），図９に示すようにゲ
ート電極９より低くして形成し、ゲート電極９をサイド
ウォール（側壁Ｓ）１０を越えて上方に突き出し、絶縁
膜（１１，１２）のエッチバックにより、ゲート電極９
及びソース・ドレイン電極８ａ，１４ａ，８ｂ，１４ｂ
の表面を露出させ、ゲート電極９及び基板６にシリサイ
ド１３を形成しているため、ゲート電極９及びソース・
ドレイン電極８ａ，１４ａ，８ｂ，１４ｂは、シリサイ
ド１３を介して配線処理が施され、素子の低抵抗化を図
ることができる。
（側壁Ｓ）１０の高さは図１（ｇ）〜図３（ｈ），図４
（ｇ），図５（ｈ），図６（ｇ），図９に示すようにゲ
ート電極９より低くして形成し、ゲート電極９をサイド
ウォール（側壁Ｓ）１０を越えて上方に突き出し、絶縁
膜（１１，１２）のエッチバックにより、ゲート電極９
及びソース・ドレイン電極８ａ，１４ａ，８ｂ，１４ｂ
の表面を露出させ、ゲート電極９及び基板６にシリサイ
ド１３を形成しているため、ゲート電極９及びソース・
ドレイン電極８ａ，１４ａ，８ｂ，１４ｂは、シリサイ
ド１３を介して配線処理が施され、素子の低抵抗化を図
ることができる。
【００３３】さらに本発明に係る半導体装置は図２
（ｇ）〜図３（ｇ），図４（ｇ）に示すように、ポケッ
ト構造１５を有している。このポケット構造１５は短チ
ャネル効果を抑制するものであり、本発明では、ポケッ
ト構造１５を、ゲート電極９と側壁Ｓとの間に形成され
た空隙Ｃの下方領域に制限して設けられている。
（ｇ）〜図３（ｇ），図４（ｇ）に示すように、ポケッ
ト構造１５を有している。このポケット構造１５は短チ
ャネル効果を抑制するものであり、本発明では、ポケッ
ト構造１５を、ゲート電極９と側壁Ｓとの間に形成され
た空隙Ｃの下方領域に制限して設けられている。
【００３４】本発明ではポケット構造１５を空隙Ｃの下
方領域に制限して設けているため、図１０（ａ），
（ｂ）に示すゲート電極９とソース領域８ａ及びドレイ
ン領域８ｂとの重なりあう部分における接合容量を増や
さずに短チャネル効果を抑制することができる。
方領域に制限して設けているため、図１０（ａ），
（ｂ）に示すゲート電極９とソース領域８ａ及びドレイ
ン領域８ｂとの重なりあう部分における接合容量を増や
さずに短チャネル効果を抑制することができる。
【００３５】さらに本発明に係る半導体装置は図７
（ｇ）及び図８（ｇ）に示すように、空隙Ｃを設けるに
あたって、ゲート電極９を半導体基板６の素子領域を区
画するフィールド絶縁膜５，５に両端支持して半導体基
板６から浮上し、ゲート電極９と側壁Ｓとの間に空隙Ｃ
を形成するとともに、ゲート絶縁膜２に代えてゲート電
極９とソース領域８ａ及びドレイン領域８ｂとの間にも
空隙Ｃを形成している。
（ｇ）及び図８（ｇ）に示すように、空隙Ｃを設けるに
あたって、ゲート電極９を半導体基板６の素子領域を区
画するフィールド絶縁膜５，５に両端支持して半導体基
板６から浮上し、ゲート電極９と側壁Ｓとの間に空隙Ｃ
を形成するとともに、ゲート絶縁膜２に代えてゲート電
極９とソース領域８ａ及びドレイン領域８ｂとの間にも
空隙Ｃを形成している。
【００３６】本発明では、ゲート電極９とソース領域８
ａ及びドレイン領域８ｂは、空隙Ｃを介して隣接するた
め、図１０（ａ）に示すフランジ容量ばかりでなく、オ
ーバーラップ容量，ゲート容量を低減することができ
る。
ａ及びドレイン領域８ｂは、空隙Ｃを介して隣接するた
め、図１０（ａ）に示すフランジ容量ばかりでなく、オ
ーバーラップ容量，ゲート容量を低減することができ
る。
【００３７】また図７（ｇ）及び図８（ｇ）に示す本発
明に係る半導体装置においても、サイドウォール（側壁
Ｓ）１０の高さは、ゲート電極９より低くしてゲート電
極９を上方に突き出して設けている。
明に係る半導体装置においても、サイドウォール（側壁
Ｓ）１０の高さは、ゲート電極９より低くしてゲート電
極９を上方に突き出して設けている。
【００３８】したがって、図７（ｇ）及び図８（ｇ）に
示す本発明に係る半導体装置においても、サイドウォー
ル（側壁Ｓ）１０の高さは、ゲート電極９より低くして
ゲート電極９を上方に突き出して設け、絶縁膜（１１，
１２）のエッチバックにより、ゲート電極９及びソース
・ドレイン電極８ａ，１４ａ，８ｂ，１４ｂの表面を露
出させ、ゲート電極９及び基板６にシリサイド１３を形
成しているため、ゲート電極９及びソース・ドレイン電
極８ａ，１４ａ，８ｂ，１４ｂは、シリサイド１３を介
して配線処理が施され、素子の低抵抗化を図ることがで
きる。
示す本発明に係る半導体装置においても、サイドウォー
ル（側壁Ｓ）１０の高さは、ゲート電極９より低くして
ゲート電極９を上方に突き出して設け、絶縁膜（１１，
１２）のエッチバックにより、ゲート電極９及びソース
・ドレイン電極８ａ，１４ａ，８ｂ，１４ｂの表面を露
出させ、ゲート電極９及び基板６にシリサイド１３を形
成しているため、ゲート電極９及びソース・ドレイン電
極８ａ，１４ａ，８ｂ，１４ｂは、シリサイド１３を介
して配線処理が施され、素子の低抵抗化を図ることがで
きる。
【００３９】次に本発明に係る半導体装置の製造方法を
図を用いて説明する。
図を用いて説明する。
【００４０】（実施形態１）図１に示す本発明に係る半
導体装置の製造方法は、基本的構成として、ゲート電極
形成工程と、サイドウォール形成工程と、ソース・ドレ
イン領域形成工程と、空隙形成工程と、シリサイド形成
工程とを少なくとも含むものである。
導体装置の製造方法は、基本的構成として、ゲート電極
形成工程と、サイドウォール形成工程と、ソース・ドレ
イン領域形成工程と、空隙形成工程と、シリサイド形成
工程とを少なくとも含むものである。
【００４１】図１（ａ）に示すゲート電極形成工程で
は、半導体基板の素子領域にゲート絶縁膜を介してゲー
ト電極を形成する処理を行う。このゲート電極形成工程
を具体的に説明すると、図１（ａ）に示すようにシリコ
ン製の半導体基板６上に素子領域４をフィールド絶縁膜
膜５により区画して設け、その素子領域４の全面にゲー
ト絶縁膜２となる熱シリコン膜を膜厚４ｎｍに形成し、
不純物をイオン注入してＰ型ウェル（素子領域）４を形
成する。その後、熱シリコン膜２上にポリシリコン膜を
膜厚１５０ｎｍに形成し、熱シリコン膜及びポリシリコ
ン膜をパターン成形して、ゲート長が０．１５μｍのゲ
ート電極１と、ゲート電極１の真下にゲート絶縁膜２と
を残し、シリコン基板６の素子領域（Ｐウェル）４にゲ
ート絶縁膜２を介してゲート電極１を形成する。
は、半導体基板の素子領域にゲート絶縁膜を介してゲー
ト電極を形成する処理を行う。このゲート電極形成工程
を具体的に説明すると、図１（ａ）に示すようにシリコ
ン製の半導体基板６上に素子領域４をフィールド絶縁膜
膜５により区画して設け、その素子領域４の全面にゲー
ト絶縁膜２となる熱シリコン膜を膜厚４ｎｍに形成し、
不純物をイオン注入してＰ型ウェル（素子領域）４を形
成する。その後、熱シリコン膜２上にポリシリコン膜を
膜厚１５０ｎｍに形成し、熱シリコン膜及びポリシリコ
ン膜をパターン成形して、ゲート長が０．１５μｍのゲ
ート電極１と、ゲート電極１の真下にゲート絶縁膜２と
を残し、シリコン基板６の素子領域（Ｐウェル）４にゲ
ート絶縁膜２を介してゲート電極１を形成する。
【００４２】図１（ａ），（ｂ）に示すサイドウォール
形成工程では、ゲート電極１の側部に内外２層のサイド
ウォール３，７を形成する処理を行う。このサイドウォ
ール形成工程を具体的に説明すると、図１（ａ），
（ｂ）に示すようにゲート電極１の側部に厚みが２０ｎ
ｍのシリコン窒化膜からなる第１のサイドウォール３を
形成し、さらにシリコン酸化膜からなる第２のサイドウ
ォール７をサイドウォール３に重ねて厚み５０ｎｍに積
層し、ゲート電極１の側部に内外２層のサイドウォール
３，７を形成する。
形成工程では、ゲート電極１の側部に内外２層のサイド
ウォール３，７を形成する処理を行う。このサイドウォ
ール形成工程を具体的に説明すると、図１（ａ），
（ｂ）に示すようにゲート電極１の側部に厚みが２０ｎ
ｍのシリコン窒化膜からなる第１のサイドウォール３を
形成し、さらにシリコン酸化膜からなる第２のサイドウ
ォール７をサイドウォール３に重ねて厚み５０ｎｍに積
層し、ゲート電極１の側部に内外２層のサイドウォール
３，７を形成する。
【００４３】図１（ｃ）に示すソース・ドレイン領域形
成工程では、半導体基板６の全面に不純物をイオン注入
して、ソース・ドレイン領域８ａ，８ｂを形成し、かつ
ゲート電極１を低抵抗化する処理を行う。このソース・
ドレイン領域形成工程は具体的に説明すると、図１
（ｃ）に示すようにシリコン基板６の全面にボロンを４
０ＫｅＶ，２Ｅ１５ｃｍ-2の条件でイオン注入して、ソ
ース領域８ａとドレイン領域８ｂを形成し、かつゲート
電極１を抵抗化する。ゲート電極１にイオン注入する
と、不純物を含んだゲート電極９となり、その抵抗値
は、不純物を含まないゲート電極１と比較して低下し、
ゲート電極９の低抵抗化が図られる。
成工程では、半導体基板６の全面に不純物をイオン注入
して、ソース・ドレイン領域８ａ，８ｂを形成し、かつ
ゲート電極１を低抵抗化する処理を行う。このソース・
ドレイン領域形成工程は具体的に説明すると、図１
（ｃ）に示すようにシリコン基板６の全面にボロンを４
０ＫｅＶ，２Ｅ１５ｃｍ-2の条件でイオン注入して、ソ
ース領域８ａとドレイン領域８ｂを形成し、かつゲート
電極１を抵抗化する。ゲート電極１にイオン注入する
と、不純物を含んだゲート電極９となり、その抵抗値
は、不純物を含まないゲート電極１と比較して低下し、
ゲート電極９の低抵抗化が図られる。
【００４４】図１（ｄ）に示す空隙形成工程では、内外
２層のサイドウォール３，７のうち内側のサイドウォー
ル３を除去し、外側サイドウォール７とゲート電極９の
間に容量低減用の空隙Ｃを形成する処理を行う。この空
隙形成工程を具体的に説明すると、図１（ｄ）に示すよ
うに内側のシリコン窒化膜からなるサイドウォール３を
ホット燐酸により選択的に除去し、外側サイドウォール
７とゲート電極９の間に容量低減用の空隙Ｃを形成す
る。従来は空隙Ｃの箇所にはシリコン窒化膜からなるサ
イドウォール３が存在しており、そのシリコン窒化膜は
誘電率が空気と比較して大きく、図１０（９）に示すサ
イドウォール３，７を通したフランジ容量が大きくな
る。これに対して本発明はサイドウォール３が空隙Ｃす
なわち空気層に置き換わるため、フランジ容量を小さく
抑えることができる。
２層のサイドウォール３，７のうち内側のサイドウォー
ル３を除去し、外側サイドウォール７とゲート電極９の
間に容量低減用の空隙Ｃを形成する処理を行う。この空
隙形成工程を具体的に説明すると、図１（ｄ）に示すよ
うに内側のシリコン窒化膜からなるサイドウォール３を
ホット燐酸により選択的に除去し、外側サイドウォール
７とゲート電極９の間に容量低減用の空隙Ｃを形成す
る。従来は空隙Ｃの箇所にはシリコン窒化膜からなるサ
イドウォール３が存在しており、そのシリコン窒化膜は
誘電率が空気と比較して大きく、図１０（９）に示すサ
イドウォール３，７を通したフランジ容量が大きくな
る。これに対して本発明はサイドウォール３が空隙Ｃす
なわち空気層に置き換わるため、フランジ容量を小さく
抑えることができる。
【００４５】また図１（ｄ）に示すようにフッ酸により
サイドウォール７の頂部を一部削除し、サイドウォール
７の高さをゲート電極９より低くしたサイドウォール１
０を形成する。
サイドウォール７の頂部を一部削除し、サイドウォール
７の高さをゲート電極９より低くしたサイドウォール１
０を形成する。
【００４６】次に図１（ｅ），（ｆ），（ｇ）に示すシ
リサイド形成工程では、シリコン基板６の全面に被覆性
の悪い常圧の化学気相成長法（ＣＶＤ法）によりシリコ
ン酸化膜１１を厚み５０ｎｍ形成し、シリコン酸化膜１
１（絶縁膜）をもって空隙Ｃの上部開口縁を施蓋する。
シリコン酸化膜１１は被覆性の悪い常圧のＣＶＤ法によ
り成膜するため、空隙Ｃの内部まで侵入することはな
く、空隙Ｃの上部開口縁に止まり、その上部開口縁を施
蓋することとなり、したがって、空隙Ｃがゲート電極９
とサイドウォール７との間に確保される。
リサイド形成工程では、シリコン基板６の全面に被覆性
の悪い常圧の化学気相成長法（ＣＶＤ法）によりシリコ
ン酸化膜１１を厚み５０ｎｍ形成し、シリコン酸化膜１
１（絶縁膜）をもって空隙Ｃの上部開口縁を施蓋する。
シリコン酸化膜１１は被覆性の悪い常圧のＣＶＤ法によ
り成膜するため、空隙Ｃの内部まで侵入することはな
く、空隙Ｃの上部開口縁に止まり、その上部開口縁を施
蓋することとなり、したがって、空隙Ｃがゲート電極９
とサイドウォール７との間に確保される。
【００４７】以上で空隙形成工程が終了するが、次に半
導体装置を形成するため、下記の処理が行われる。
導体装置を形成するため、下記の処理が行われる。
【００４８】すなわち図１（ｆ）に示すシリサイド工程
では、シリコン酸化膜１１をドライエッチング法により
エッチバックしてサイドウォール１０及び空隙Ｃの上部
開口縁のみにシリコン酸化膜（絶縁膜）１２を残しゲー
ト電極９の上面及びソース領域８ａ，ドレイン領域８ｂ
の表面を露出させ、次に図１（ｇ）に示すように露出し
たゲート電極９，ソース領域８ａ及びドレイン領域８ｂ
上にシリサイド１３を形成する。
では、シリコン酸化膜１１をドライエッチング法により
エッチバックしてサイドウォール１０及び空隙Ｃの上部
開口縁のみにシリコン酸化膜（絶縁膜）１２を残しゲー
ト電極９の上面及びソース領域８ａ，ドレイン領域８ｂ
の表面を露出させ、次に図１（ｇ）に示すように露出し
たゲート電極９，ソース領域８ａ及びドレイン領域８ｂ
上にシリサイド１３を形成する。
【００４９】最後にシリサイド１３上に層間絶縁膜を堆
積した後、層間絶縁膜にスルーホールを形成し、ゲート
電極９，ソース領域８ａ，ドレイン領域８ｂにコンタク
ト部をそれぞれ形成し、半導体装置を形成する。
積した後、層間絶縁膜にスルーホールを形成し、ゲート
電極９，ソース領域８ａ，ドレイン領域８ｂにコンタク
ト部をそれぞれ形成し、半導体装置を形成する。
【００５０】尚、図１に示す具体例では、ｎ型電界効果
トランジスタを例にとって説明したが、ｐ型電界効果ト
ランジスタにも同様に適用することができる。
トランジスタを例にとって説明したが、ｐ型電界効果ト
ランジスタにも同様に適用することができる。
【００５１】上述した本発明の製造方法によれば、ゲー
ト電極９の側部に絶縁膜に代えて空隙Ｃが存在するた
め、図１０（ａ）に示すフランジ容量を小さく抑制する
ことができる。素子を微細化した場合、図１０（ａ）に
示す各種の容量すなわち寄生容量の素子特性へ与える影
響は非常に大きくなる。ゲート電極のフランジ容量の値
は、ゲート電極とソース・ドレイン領域の間の距離と、
その間に存在する誘電体の誘電率とに関係する。したが
って素子を微細化したときでも、ゲート電極とソース・
ドレイン領域の間の距離を短くするには限界があるた
め、素子の微細化とは関係なくフランジ容量は一定に固
定される。しかし本発明は、フランジ容量を低く抑制す
ることができ、素子の微細化をしたときのフランジ容量
による影響をなくすことができる。
ト電極９の側部に絶縁膜に代えて空隙Ｃが存在するた
め、図１０（ａ）に示すフランジ容量を小さく抑制する
ことができる。素子を微細化した場合、図１０（ａ）に
示す各種の容量すなわち寄生容量の素子特性へ与える影
響は非常に大きくなる。ゲート電極のフランジ容量の値
は、ゲート電極とソース・ドレイン領域の間の距離と、
その間に存在する誘電体の誘電率とに関係する。したが
って素子を微細化したときでも、ゲート電極とソース・
ドレイン領域の間の距離を短くするには限界があるた
め、素子の微細化とは関係なくフランジ容量は一定に固
定される。しかし本発明は、フランジ容量を低く抑制す
ることができ、素子の微細化をしたときのフランジ容量
による影響をなくすことができる。
【００５２】また上述した本発明の製造方法は図１
（ｅ），（ｆ），（ｇ）に示すように、サイドウォール
１０の高さをゲート電極９より低くしてゲート電極９を
上方に突き出して設け、絶縁膜（１１，１２）のエッチ
バックにより、ゲート電極９及びソース・ドレイン電極
８ａ，８ｂの表面を露出させ、ゲート電極９及び基板６
にシリサイド１３を形成しているため、ゲート電極９及
びソース・ドレイン電極８ａ，８ｂは、シリサイド１３
を介して配線処理が施され、素子の低抵抗化を図ること
ができる。
（ｅ），（ｆ），（ｇ）に示すように、サイドウォール
１０の高さをゲート電極９より低くしてゲート電極９を
上方に突き出して設け、絶縁膜（１１，１２）のエッチ
バックにより、ゲート電極９及びソース・ドレイン電極
８ａ，８ｂの表面を露出させ、ゲート電極９及び基板６
にシリサイド１３を形成しているため、ゲート電極９及
びソース・ドレイン電極８ａ，８ｂは、シリサイド１３
を介して配線処理が施され、素子の低抵抗化を図ること
ができる。
【００５３】（実施形態２）図２に示す本発明に係る半
導体装置の製造方法は、基本的構成として、ゲート電極
形成工程と、第１のソース・ドレイン形成工程と、空隙
形成工程と、ポケット構造形成工程と、第２のソース・
ドレイン形成工程とを少なくとも含むものである。
導体装置の製造方法は、基本的構成として、ゲート電極
形成工程と、第１のソース・ドレイン形成工程と、空隙
形成工程と、ポケット構造形成工程と、第２のソース・
ドレイン形成工程とを少なくとも含むものである。
【００５４】図２（ａ）に示すゲート電極形成工程で
は、半導体基板６の素子領域４にゲート絶縁膜２を介し
てゲート電極１を形成する処理を行う。この工程は具体
的には図１（ａ）と同様に処理を行う。
は、半導体基板６の素子領域４にゲート絶縁膜２を介し
てゲート電極１を形成する処理を行う。この工程は具体
的には図１（ａ）と同様に処理を行う。
【００５５】図２（ａ），（ｂ）に示す第１のソース・
ドレイン形成工程では、ゲート電極１の側部に第１のサ
イドウォール３を形成し、半導体基板６の全面に不純物
をイオン注入して、不純物分布の浅いソース・ドレイン
領域（ＬＤＤ構造）１４ａ，１４ｂを形成する処理を行
う。
ドレイン形成工程では、ゲート電極１の側部に第１のサ
イドウォール３を形成し、半導体基板６の全面に不純物
をイオン注入して、不純物分布の浅いソース・ドレイン
領域（ＬＤＤ構造）１４ａ，１４ｂを形成する処理を行
う。
【００５６】図２（ｃ）に示す空隙形成工程では、第１
のサイドウォール３に第２のサイドウォール７を重ねて
内外２層のサイドウォール３，７を形成し、しかる後に
内側の第１のサイドウォール３を除去して外側の第２の
サイドウォール７とゲート電極１の間に容量低減用の空
隙Ｃを形成する処理を行う。この工程は具体的には、図
１（ｄ）と同様に処理を行う。また図２（ｄ）に示すよ
うにフッ酸によりサイドウォール７の頂部を一部削除
し、サイドウォール７の高さをゲート電極９より低くし
たサイドウォール１０を形成する。
のサイドウォール３に第２のサイドウォール７を重ねて
内外２層のサイドウォール３，７を形成し、しかる後に
内側の第１のサイドウォール３を除去して外側の第２の
サイドウォール７とゲート電極１の間に容量低減用の空
隙Ｃを形成する処理を行う。この工程は具体的には、図
１（ｄ）と同様に処理を行う。また図２（ｄ）に示すよ
うにフッ酸によりサイドウォール７の頂部を一部削除
し、サイドウォール７の高さをゲート電極９より低くし
たサイドウォール１０を形成する。
【００５７】図２（ｄ）に示すポケット構造形成工程で
は、空隙Ｃ内及び第２のサイドウォール７の外側領域に
ソース・ドレイン領域１４ａ，１４ｂの不純物とは極性
の異なる不純物をイオン注入し、空隙Ｃ下方の不純物分
布の浅いソース・ドレイン領域１４ａ，１４ｂ及び第２
のサイドウォール７の外側下方の不純物分布の浅いソー
ス・ドレイン領域１４ａ，１４ｂの真下に制限してポケ
ット構造１５を形成する処理を行う。この具体例を説明
すると、図２（ｃ）に示すようにシリコン窒化膜のサイ
ドウォール３をホット燐酸により除去した後、図２
（ｄ）に示すように空隙Ｃ内及び第２のサイドウォール
７の外側領域に、ソース・ドレイン領域１４ａ，１４ｂ
の不純物とは極性の異なる不純物例えば燐を６０Ｋｅ
Ｖ，１Ｅ１３ｃｍ-2の条件でイオン注入して、空隙Ｃ下
方の不純物分布の浅いソース・ドレイン領域１４ａ，１
４ｂ、及び第２のサイドウォール７の外側下方の不純物
分布の浅いソース・ドレイン領域１４ａ，１４ｂの真下
に制限してポケット構造１５を形成する。
は、空隙Ｃ内及び第２のサイドウォール７の外側領域に
ソース・ドレイン領域１４ａ，１４ｂの不純物とは極性
の異なる不純物をイオン注入し、空隙Ｃ下方の不純物分
布の浅いソース・ドレイン領域１４ａ，１４ｂ及び第２
のサイドウォール７の外側下方の不純物分布の浅いソー
ス・ドレイン領域１４ａ，１４ｂの真下に制限してポケ
ット構造１５を形成する処理を行う。この具体例を説明
すると、図２（ｃ）に示すようにシリコン窒化膜のサイ
ドウォール３をホット燐酸により除去した後、図２
（ｄ）に示すように空隙Ｃ内及び第２のサイドウォール
７の外側領域に、ソース・ドレイン領域１４ａ，１４ｂ
の不純物とは極性の異なる不純物例えば燐を６０Ｋｅ
Ｖ，１Ｅ１３ｃｍ-2の条件でイオン注入して、空隙Ｃ下
方の不純物分布の浅いソース・ドレイン領域１４ａ，１
４ｂ、及び第２のサイドウォール７の外側下方の不純物
分布の浅いソース・ドレイン領域１４ａ，１４ｂの真下
に制限してポケット構造１５を形成する。
【００５８】図２（ｅ），（ｆ）に示す第２のソース・
ドレイン領域形成工程では、空隙Ｃの上部開口縁を閉塞
して半導体基板６の全面に不純物をイオン注入し、第２
のサイドウォール７より外側領域のソース・ドレイン領
域１４ａ，１４ｂのみの厚さを増加させて不純物分布の
深いソース・ドレイン領域８ａ，８ｂを形成し、かつゲ
ート電極９を低抵抗化する処理を行う。尚、空隙Ｃの上
部開口縁を施蓋する処理は図１（ｅ）と同様に行う。
ドレイン領域形成工程では、空隙Ｃの上部開口縁を閉塞
して半導体基板６の全面に不純物をイオン注入し、第２
のサイドウォール７より外側領域のソース・ドレイン領
域１４ａ，１４ｂのみの厚さを増加させて不純物分布の
深いソース・ドレイン領域８ａ，８ｂを形成し、かつゲ
ート電極９を低抵抗化する処理を行う。尚、空隙Ｃの上
部開口縁を施蓋する処理は図１（ｅ）と同様に行う。
【００５９】次に図１（ｅ），（ｆ），（ｇ）に示すシ
リサイド１３の形成処理と、コンタクト部の形成処理を
行い、半導体装置を形成する。
リサイド１３の形成処理と、コンタクト部の形成処理を
行い、半導体装置を形成する。
【００６０】上述した本発明の製造方法によれば図２
（ｇ）から明らかなように、ポケット構造１５はゲート
電極９の側壁の空隙Ｃ真下のみに制限されて分布するこ
ととなり、ソース・ドレイン領域８ａ，８ｂとポケット
構造１５とを接続する不純物分布の浅いソース・ドレイ
ン領域１４ａ，１４ｂは、サイドウォール７の真下位置
になり、しかも厚みが薄く、したがって図１０（ａ）に
示す接合容量を増やすことなく、図１０（ｂ）のように
短チャネル効果を抑制することができる。
（ｇ）から明らかなように、ポケット構造１５はゲート
電極９の側壁の空隙Ｃ真下のみに制限されて分布するこ
ととなり、ソース・ドレイン領域８ａ，８ｂとポケット
構造１５とを接続する不純物分布の浅いソース・ドレイ
ン領域１４ａ，１４ｂは、サイドウォール７の真下位置
になり、しかも厚みが薄く、したがって図１０（ａ）に
示す接合容量を増やすことなく、図１０（ｂ）のように
短チャネル効果を抑制することができる。
【００６１】また上述した本発明の製造方法は図２
（ｅ），（ｆ），（ｇ）に示すように、サイドウォール
１０の高さをゲート電極９より低くしてゲート電極９を
上方に突き出して設け、絶縁膜（１１，１２）のエッチ
バックにより、ゲート電極９及びソース・ドレイン電極
８ａ，８ｂの表面を露出させ、ゲート電極９及び基板６
にシリサイド１３を形成しているため、ゲート電極９及
びソース・ドレイン電極８ａ，８ｂは、シリサイド１３
を介して配線処理が施され、素子の低抵抗化を図ること
ができる。
（ｅ），（ｆ），（ｇ）に示すように、サイドウォール
１０の高さをゲート電極９より低くしてゲート電極９を
上方に突き出して設け、絶縁膜（１１，１２）のエッチ
バックにより、ゲート電極９及びソース・ドレイン電極
８ａ，８ｂの表面を露出させ、ゲート電極９及び基板６
にシリサイド１３を形成しているため、ゲート電極９及
びソース・ドレイン電極８ａ，８ｂは、シリサイド１３
を介して配線処理が施され、素子の低抵抗化を図ること
ができる。
【００６２】（実施形態３）図３に示す本発明に係る半
導体装置の製造方法は、実施形態２を示す図２（ａ）〜
図２（ｇ）と同様に図３（ａ）〜図３（ｈ）の処理を行
うものであるが、特に図３（ｅ）に示す第２のソース・
ドレイン領域形成工程におけるイオン注入は、サイドウ
ォール１０に対して斜め方向から行うことを特徴とする
ものである。本発明の実施形態では、サイドウォール１
０に対して８°傾けてイオン注入を行っている。また図
３（ｄ）に示すようにフッ酸によりサイドウォール７の
頂部を一部削除し、サイドウォール７の高さをゲート電
極９より低くしたサイドウォール１０を形成している。
また図１（ｅ），（ｆ），（ｇ）に示すシリサイド１３
の形成処理と、コンタクト部の形成処理を行い、半導体
装置を形成する。
導体装置の製造方法は、実施形態２を示す図２（ａ）〜
図２（ｇ）と同様に図３（ａ）〜図３（ｈ）の処理を行
うものであるが、特に図３（ｅ）に示す第２のソース・
ドレイン領域形成工程におけるイオン注入は、サイドウ
ォール１０に対して斜め方向から行うことを特徴とする
ものである。本発明の実施形態では、サイドウォール１
０に対して８°傾けてイオン注入を行っている。また図
３（ｄ）に示すようにフッ酸によりサイドウォール７の
頂部を一部削除し、サイドウォール７の高さをゲート電
極９より低くしたサイドウォール１０を形成している。
また図１（ｅ），（ｆ），（ｇ）に示すシリサイド１３
の形成処理と、コンタクト部の形成処理を行い、半導体
装置を形成する。
【００６３】上述した本発明によれば、図３（ｅ）に示
す第２のソース・ドレイン領域形成工程において、イオ
ン注入を斜め方向から行うことにより、図２に示す実施
形態の場合よりＣＭＯＳプロセスに適用した場合に、ポ
ケット構造形成のための露出工程を減らすことができ
る。
す第２のソース・ドレイン領域形成工程において、イオ
ン注入を斜め方向から行うことにより、図２に示す実施
形態の場合よりＣＭＯＳプロセスに適用した場合に、ポ
ケット構造形成のための露出工程を減らすことができ
る。
【００６４】また上述した本発明の製造方法は図３
（ｆ），（ｇ），（ｈ）に示すように、サイドウォール
１０の高さをゲート電極９より低くしてゲート電極９を
上方に突き出して設け、絶縁膜（１１，１２）のエッチ
バックにより、ゲート電極９及びソース・ドレイン電極
８ａ，８ｂの表面を露出させ、ゲート電極９及び基板６
にシリサイド１３を形成しているため、ゲート電極９及
びソース・ドレイン電極８ａ，８ｂは、シリサイド１３
を介して配線処理が施され、素子の低抵抗化を図ること
ができる。
（ｆ），（ｇ），（ｈ）に示すように、サイドウォール
１０の高さをゲート電極９より低くしてゲート電極９を
上方に突き出して設け、絶縁膜（１１，１２）のエッチ
バックにより、ゲート電極９及びソース・ドレイン電極
８ａ，８ｂの表面を露出させ、ゲート電極９及び基板６
にシリサイド１３を形成しているため、ゲート電極９及
びソース・ドレイン電極８ａ，８ｂは、シリサイド１３
を介して配線処理が施され、素子の低抵抗化を図ること
ができる。
【００６５】（実施形態４）図４に示す本発明に係る半
導体装置の製造方法は、実施形態３を示す図３（ａ）〜
（ｈ）と同様に図４（ａ）〜図４（ｇ）の処理を行う
が、特に本実施形態では、前記実施形態の図３（ａ），
（ｂ）で行なわれた第１のソース・ドレイン形成工程と
図３（ｄ）で行なわれたポケット構造形成工程は、図４
（ｂ）に示す空隙形成工程の後工程として行い、図４
（ｄ）に示す第２のソース・ドレイン領域形成工程にお
けるイオン注入は、図３（ｅ）と同じようにサイドウォ
ール１０に対して斜め方向から行うことを特徴とするも
のである。また図４（ｂ）に示すようにフッ酸によりサ
イドウォール７の頂部を一部削除し、サイドウォール７
の高さをゲート電極９より低くしたサイドウォール１０
を形成している。また図４（ｅ），（ｆ），（ｇ）に示
すシリサイド１３の形成処理と、コンタクト部の形成処
理を行い、半導体装置を形成する。
導体装置の製造方法は、実施形態３を示す図３（ａ）〜
（ｈ）と同様に図４（ａ）〜図４（ｇ）の処理を行う
が、特に本実施形態では、前記実施形態の図３（ａ），
（ｂ）で行なわれた第１のソース・ドレイン形成工程と
図３（ｄ）で行なわれたポケット構造形成工程は、図４
（ｂ）に示す空隙形成工程の後工程として行い、図４
（ｄ）に示す第２のソース・ドレイン領域形成工程にお
けるイオン注入は、図３（ｅ）と同じようにサイドウォ
ール１０に対して斜め方向から行うことを特徴とするも
のである。また図４（ｂ）に示すようにフッ酸によりサ
イドウォール７の頂部を一部削除し、サイドウォール７
の高さをゲート電極９より低くしたサイドウォール１０
を形成している。また図４（ｅ），（ｆ），（ｇ）に示
すシリサイド１３の形成処理と、コンタクト部の形成処
理を行い、半導体装置を形成する。
【００６６】すなわち図４（ｃ）に示すようにシリコン
基板６に対して垂直にイオン注入してゲート電極１の側
壁の空隙Ｃの真下に不純物が分布するように不純物分布
の浅いソース・ドレイン領域（ＬＤＤ構造）１４ａ，１
４ｂおよびポケット構造１５を形成し、続けて図４
（ｄ）に示すようにソース・ドレイン領域８ａ，８ｂの
形成とゲート電極９の低抵抗化のための不純物のイオン
注入を傾斜角８度の斜めから行い、ゲート電極９の側壁
の空隙Ｃの下方には分布しないようにする。
基板６に対して垂直にイオン注入してゲート電極１の側
壁の空隙Ｃの真下に不純物が分布するように不純物分布
の浅いソース・ドレイン領域（ＬＤＤ構造）１４ａ，１
４ｂおよびポケット構造１５を形成し、続けて図４
（ｄ）に示すようにソース・ドレイン領域８ａ，８ｂの
形成とゲート電極９の低抵抗化のための不純物のイオン
注入を傾斜角８度の斜めから行い、ゲート電極９の側壁
の空隙Ｃの下方には分布しないようにする。
【００６７】したがって本発明によれば、ゲート電極９
のサイドウォール（側壁１０）を用いて、浅い接合のソ
ース・ドレイン領域１４ａ，１４ｂは基板６に対して垂
直にイオン注入を行い、続けて深い接合のソース・ドレ
イン領域８ａ，８ｂおよびゲート電極９には斜めからの
イオン注入を行い形成することにより、ＬＤＤ領域の形
成のために露光工程を省略することができる。
のサイドウォール（側壁１０）を用いて、浅い接合のソ
ース・ドレイン領域１４ａ，１４ｂは基板６に対して垂
直にイオン注入を行い、続けて深い接合のソース・ドレ
イン領域８ａ，８ｂおよびゲート電極９には斜めからの
イオン注入を行い形成することにより、ＬＤＤ領域の形
成のために露光工程を省略することができる。
【００６８】また上述した本発明の製造方法は図４
（ｅ），（ｆ），（ｇ）に示すように、サイドウォール
１０の高さをゲート電極９より低くしてゲート電極９を
上方に突き出して設け、絶縁膜（１１，１２）のエッチ
バックにより、ゲート電極９及びソース・ドレイン電極
８ａ，８ｂの表面を露出させ、ゲート電極９及び基板６
にシリサイド１３を形成しているため、ゲート電極９及
びソース・ドレイン電極８ａ，８ｂは、シリサイド１３
を介して配線処理が施され、素子の低抵抗化を図ること
ができる。
（ｅ），（ｆ），（ｇ）に示すように、サイドウォール
１０の高さをゲート電極９より低くしてゲート電極９を
上方に突き出して設け、絶縁膜（１１，１２）のエッチ
バックにより、ゲート電極９及びソース・ドレイン電極
８ａ，８ｂの表面を露出させ、ゲート電極９及び基板６
にシリサイド１３を形成しているため、ゲート電極９及
びソース・ドレイン電極８ａ，８ｂは、シリサイド１３
を介して配線処理が施され、素子の低抵抗化を図ること
ができる。
【００６９】（実施形態５）図５に示す本発明に係る半
導体装置の製造方法は、ゲート電極形成工程と、サイド
ウォール形成工程と、第１のソース・ドレイン形成工程
と、空隙形成工程と、熱処理工程と、第２のソース・ド
レイン形成工程と、活性化処理工程とを少なくとも含ん
でいる。
導体装置の製造方法は、ゲート電極形成工程と、サイド
ウォール形成工程と、第１のソース・ドレイン形成工程
と、空隙形成工程と、熱処理工程と、第２のソース・ド
レイン形成工程と、活性化処理工程とを少なくとも含ん
でいる。
【００７０】図５（ａ）に示すゲート電極形成工程で
は、半導体基板６の素子領域４にゲート絶縁膜２を介し
てゲート電極１を形成する処理を行う。この工程は図１
（ａ）と同様に処理を行う。
は、半導体基板６の素子領域４にゲート絶縁膜２を介し
てゲート電極１を形成する処理を行う。この工程は図１
（ａ）と同様に処理を行う。
【００７１】図５（ｂ）に示すサイドウォール形成工程
では、ゲート電極１の側部に内外２層の第１のサイドウ
ォール３及び第２のサイドウォール７を形成する処理を
行う。この工程は図１（ｂ）と同様に処理を行う。
では、ゲート電極１の側部に内外２層の第１のサイドウ
ォール３及び第２のサイドウォール７を形成する処理を
行う。この工程は図１（ｂ）と同様に処理を行う。
【００７２】図５（ｃ）に示す第１のソース・ドレイン
形成工程では、半導体基板６の全面に不純物をイオン注
入して、不純物分布の深いソース・ドレイン領域８ａ，
８ｂを形成し、かつゲート電極１を低抵抗化して不純物
を含むゲート電極９を形成する処理を行う。このときイ
オンの注入条件は、ソース・ドレイン領域８ａ，８ｂを
形成するイオンがチャネル領域に分布しないように行
う。
形成工程では、半導体基板６の全面に不純物をイオン注
入して、不純物分布の深いソース・ドレイン領域８ａ，
８ｂを形成し、かつゲート電極１を低抵抗化して不純物
を含むゲート電極９を形成する処理を行う。このときイ
オンの注入条件は、ソース・ドレイン領域８ａ，８ｂを
形成するイオンがチャネル領域に分布しないように行
う。
【００７３】図５（ｄ）に示す空隙形成工程では、内側
の第１のサイドウォール３を除去し、ゲート電極９と外
側の第２のサイドウォール７の間に容量低減用の空隙Ｃ
を形成する処理を行う。この工程は図１（ｄ）と同様に
処理を行う。また図５（ｄ）に示すようにフッ酸により
サイドウォール７の頂部を一部削除し、サイドウォール
７の高さをゲート電極９より低くしたサイドウォール１
０を形成する。
の第１のサイドウォール３を除去し、ゲート電極９と外
側の第２のサイドウォール７の間に容量低減用の空隙Ｃ
を形成する処理を行う。この工程は図１（ｄ）と同様に
処理を行う。また図５（ｄ）に示すようにフッ酸により
サイドウォール７の頂部を一部削除し、サイドウォール
７の高さをゲート電極９より低くしたサイドウォール１
０を形成する。
【００７４】図５（ｄ）に示す熱処理工程では、空隙Ｃ
の形成後、熱処理を行い、不純物分布の深いソース・ド
レイン領域８ａ，８ｂをなす不純物層を活性化させ、か
つゲート電極９中の不純物を均一に分布させる処理を行
う。
の形成後、熱処理を行い、不純物分布の深いソース・ド
レイン領域８ａ，８ｂをなす不純物層を活性化させ、か
つゲート電極９中の不純物を均一に分布させる処理を行
う。
【００７５】図５（ｅ）に示す第２のソース・ドレイン
形成工程では、半導体基板全面に不純物をイオン注入し
て、チャネル領域と不純物分布が深いソース・ドレイン
領域８ａ，８ｂが接続されるようにし、かつ不純物分布
の深いソース・ドレイン領域８ａ，８ｂ上に不純物分布
の浅いソース・ドレイン領域１４ａ，１４ｂを形成する
処理を行なう。
形成工程では、半導体基板全面に不純物をイオン注入し
て、チャネル領域と不純物分布が深いソース・ドレイン
領域８ａ，８ｂが接続されるようにし、かつ不純物分布
の深いソース・ドレイン領域８ａ，８ｂ上に不純物分布
の浅いソース・ドレイン領域１４ａ，１４ｂを形成する
処理を行なう。
【００７６】次に図５（ｅ）に示す活性化処理工程で
は、不純物分布の浅いソース・ドレイン領域１４ａ，１
４ｂの不純物を活性化する処理を行う。
は、不純物分布の浅いソース・ドレイン領域１４ａ，１
４ｂの不純物を活性化する処理を行う。
【００７７】図５（ｆ）〜（ｈ）は、図１と同様にシリ
サイド１３の形成処理と、コンタクト部の形成処理を行
い、半導体装置を形成する。
サイド１３の形成処理と、コンタクト部の形成処理を行
い、半導体装置を形成する。
【００７８】図５に示すｎ型半導体装置の場合、ゲート
電極９中の不純物は砒素等の質量の重い元素であり、ゲ
ート電極９中に均一に分布させるためには、充分な熱処
理が必要となる。一方、基板６中のソース・ドレイン領
域を構成する不純物層は充分な熱処理を行なうと、これ
がチャネル領域に拡散してトランジスタ特性を悪くす
る。
電極９中の不純物は砒素等の質量の重い元素であり、ゲ
ート電極９中に均一に分布させるためには、充分な熱処
理が必要となる。一方、基板６中のソース・ドレイン領
域を構成する不純物層は充分な熱処理を行なうと、これ
がチャネル領域に拡散してトランジスタ特性を悪くす
る。
【００７９】しかしながら本発明では、深い接合を有す
るソース・ドレイン領域８ａ，８ｂの形成およびゲート
電極９への不純物の配置を行った後に、ＬＤＤ構造とし
ての不純物分布の浅いソース・ドレイン領域１４ａ，１
４ｂを形成する処理を行なうため、ゲート電極９中に充
分均一に不純物を配置でき、かつ、熱処理によるゲート
電極９から基板６への不純物の拡散およびソース・ドレ
イン領域１４ａ，１４ｂからの横方向への不純物の余計
な拡散を防ぐことができる。
るソース・ドレイン領域８ａ，８ｂの形成およびゲート
電極９への不純物の配置を行った後に、ＬＤＤ構造とし
ての不純物分布の浅いソース・ドレイン領域１４ａ，１
４ｂを形成する処理を行なうため、ゲート電極９中に充
分均一に不純物を配置でき、かつ、熱処理によるゲート
電極９から基板６への不純物の拡散およびソース・ドレ
イン領域１４ａ，１４ｂからの横方向への不純物の余計
な拡散を防ぐことができる。
【００８０】また上述した本発明の製造方法は図５
（ｄ），（ｅ），（ｆ），（ｇ）に示すように、サイド
ウォール１０の高さをゲート電極９より低くしてゲート
電極９を上方に突き出して設け、絶縁膜（１１，１２）
のエッチバックにより、ゲート電極９及びソース・ドレ
イン電極８ａ，８ｂの表面を露出させ、ゲート電極９及
び基板６にシリサイド１３を形成しているため、ゲート
電極９及びソース・ドレイン電極８ａ，８ｂは、シリサ
イド１３を介して配線処理が施され、素子の低抵抗化を
図ることができる。
（ｄ），（ｅ），（ｆ），（ｇ）に示すように、サイド
ウォール１０の高さをゲート電極９より低くしてゲート
電極９を上方に突き出して設け、絶縁膜（１１，１２）
のエッチバックにより、ゲート電極９及びソース・ドレ
イン電極８ａ，８ｂの表面を露出させ、ゲート電極９及
び基板６にシリサイド１３を形成しているため、ゲート
電極９及びソース・ドレイン電極８ａ，８ｂは、シリサ
イド１３を介して配線処理が施され、素子の低抵抗化を
図ることができる。
【００８１】（実施形態６）図６に示す本発明に係る半
導体装置の製造方法は、図１〜図４に示す半導体装置の
製造方法の別の実施形態を示すものである。図６に示す
本発明に係る半導体装置の製造方法は、図６（ｄ）に示
す半導体基板６の素子領域４をなすウェル４は、図６
（ｃ）に示す空隙形成工程の後工程にて、空隙Ｃの内外
に位置するゲート電極１と第２のサイドウォール１０を
マスクとしてイオン注入を行うことにより形成すること
を特徴とする。その他の製造工程は、図１〜図４に示す
半導体装置の製造方法のものと同じように行なう。
導体装置の製造方法は、図１〜図４に示す半導体装置の
製造方法の別の実施形態を示すものである。図６に示す
本発明に係る半導体装置の製造方法は、図６（ｄ）に示
す半導体基板６の素子領域４をなすウェル４は、図６
（ｃ）に示す空隙形成工程の後工程にて、空隙Ｃの内外
に位置するゲート電極１と第２のサイドウォール１０を
マスクとしてイオン注入を行うことにより形成すること
を特徴とする。その他の製造工程は、図１〜図４に示す
半導体装置の製造方法のものと同じように行なう。
【００８２】したがって図６に示す本発明によれば、チ
ャネル領域の不純物の分布を露光工程を増やさないで制
限することができる。またＬＤＤ構造としての不純物分
布の浅いソース・ドレイン領域１４ａ，１４ｂを形成す
るためのイオン注入の後にチャネル領域の形成のための
イオン注入を行うために、ＬＤＤ構造形成のためのイオ
ン注入による影響であるチャネル領域の不純物の再分布
を抑制できる。
ャネル領域の不純物の分布を露光工程を増やさないで制
限することができる。またＬＤＤ構造としての不純物分
布の浅いソース・ドレイン領域１４ａ，１４ｂを形成す
るためのイオン注入の後にチャネル領域の形成のための
イオン注入を行うために、ＬＤＤ構造形成のためのイオ
ン注入による影響であるチャネル領域の不純物の再分布
を抑制できる。
【００８３】また上述した本発明の製造方法は図６
（ｄ），（ｅ），（ｆ），（ｇ）に示すように、サイド
ウォール１０の高さをゲート電極９より低くしてゲート
電極９を上方に突き出して設け、絶縁膜（１１，１２）
のエッチバックにより、ゲート電極９及びソース・ドレ
イン電極８ａ，８ｂの表面を露出させ、ゲート電極９及
び基板６にシリサイド１３を形成しているため、ゲート
電極９及びソース・ドレイン電極８ａ，８ｂは、シリサ
イド１３を介して配線処理が施され、素子の低抵抗化を
図ることができる。
（ｄ），（ｅ），（ｆ），（ｇ）に示すように、サイド
ウォール１０の高さをゲート電極９より低くしてゲート
電極９を上方に突き出して設け、絶縁膜（１１，１２）
のエッチバックにより、ゲート電極９及びソース・ドレ
イン電極８ａ，８ｂの表面を露出させ、ゲート電極９及
び基板６にシリサイド１３を形成しているため、ゲート
電極９及びソース・ドレイン電極８ａ，８ｂは、シリサ
イド１３を介して配線処理が施され、素子の低抵抗化を
図ることができる。
【００８４】（実施形態７）図７及び図８に示す本発明
に係る半導体装置の製造方法は、ゲート電極９を、半導
体基板６の素子領域４を区画するフィールド絶縁膜５，
５に両端支持させたまま、ゲート絶縁膜２及び第１のサ
イドウォール３を同時に除去する処理を行うことを特徴
とするものである。
に係る半導体装置の製造方法は、ゲート電極９を、半導
体基板６の素子領域４を区画するフィールド絶縁膜５，
５に両端支持させたまま、ゲート絶縁膜２及び第１のサ
イドウォール３を同時に除去する処理を行うことを特徴
とするものである。
【００８５】すなわち図７（ａ）及び図８（ａ）に示す
ように、半導体基板６の素子領域４を区画するフィール
ド絶縁膜５をＬＯＣＯＳにより形成するとき、素子領域
４上のシリコン窒化膜はすべて除去するが、本発明にお
ける図７（ａ）及び図８（ｂ）に示す工程では素子領域
４上のシリコン窒化膜を１０ｎｍ残して、この残ったシ
リコン窒化膜をゲート絶縁膜２とし、ゲート絶縁膜２上
にゲート電極１を素子領域４周囲のフィールド絶縁膜５
に両端支持させて形成し、しかる後ゲート絶縁膜２及び
ゲート電極１を所定形状にパターン成形する。
ように、半導体基板６の素子領域４を区画するフィール
ド絶縁膜５をＬＯＣＯＳにより形成するとき、素子領域
４上のシリコン窒化膜はすべて除去するが、本発明にお
ける図７（ａ）及び図８（ｂ）に示す工程では素子領域
４上のシリコン窒化膜を１０ｎｍ残して、この残ったシ
リコン窒化膜をゲート絶縁膜２とし、ゲート絶縁膜２上
にゲート電極１を素子領域４周囲のフィールド絶縁膜５
に両端支持させて形成し、しかる後ゲート絶縁膜２及び
ゲート電極１を所定形状にパターン成形する。
【００８６】次に図７（ａ），（ｂ）、図８（ｃ），
（ｄ）に示すようにゲート電極１の側壁にシリコン窒化
膜からなる第１のサイドウォール３を形成し、その後サ
イドウォール３上にシリコン酸化膜からなる第２のサイ
ドウォール７を積層し、内外２層のサイドウォール３と
サイドウォール７を形成する。また図７（ｃ），図８
（ｆ）に示すようにイオン注入によりソース・ドレイン
領域８ａ，８ｂを形成する。しかる後、図７（ｄ），図
８（ｇ）に示すようにシリコン窒化膜からなるゲート絶
縁膜２及びサイドウォール３をホット燐酸で除去するこ
とにより、ゲート電極９を半導体基板６の素子領域を区
画するフィールド酸化膜５，５に両端支持して半導体基
板６から浮上させ、ゲート電極９と外側サイドウォール
７の間に空隙Ｃを形成するとともに、ゲート絶縁膜２に
代えてゲート電極９とソース領域８ａ及びドレイン領域
８ｂとの間にも空隙Ｃを形成する。
（ｄ）に示すようにゲート電極１の側壁にシリコン窒化
膜からなる第１のサイドウォール３を形成し、その後サ
イドウォール３上にシリコン酸化膜からなる第２のサイ
ドウォール７を積層し、内外２層のサイドウォール３と
サイドウォール７を形成する。また図７（ｃ），図８
（ｆ）に示すようにイオン注入によりソース・ドレイン
領域８ａ，８ｂを形成する。しかる後、図７（ｄ），図
８（ｇ）に示すようにシリコン窒化膜からなるゲート絶
縁膜２及びサイドウォール３をホット燐酸で除去するこ
とにより、ゲート電極９を半導体基板６の素子領域を区
画するフィールド酸化膜５，５に両端支持して半導体基
板６から浮上させ、ゲート電極９と外側サイドウォール
７の間に空隙Ｃを形成するとともに、ゲート絶縁膜２に
代えてゲート電極９とソース領域８ａ及びドレイン領域
８ｂとの間にも空隙Ｃを形成する。
【００８７】したがって本発明によれば図７（ｇ）及び
図８（ｇ）に示すように、空隙Ｃを設けるにあたって、
ゲート電極９を半導体基板６の素子領域を区画するフィ
ールド酸化膜５，５に両端支持して半導体基板６から浮
上し、ゲート電極９と側壁Ｓとの間に空隙Ｃを形成する
とともに、ゲート絶縁膜２に代えてゲート電極９とソー
ス領域８ａ及びドレイン領域８ｂとの間にも空隙Ｃを形
成している。そのため、ゲート電極９とソース領域８ａ
及びドレイン領域８ｂとは、空隙Ｃを介して隣接するこ
ととなり、図１０（ａ）に示すフランジ容量ばかりでな
く、オーバーラップ容量，ゲート容量を低減することが
できる。
図８（ｇ）に示すように、空隙Ｃを設けるにあたって、
ゲート電極９を半導体基板６の素子領域を区画するフィ
ールド酸化膜５，５に両端支持して半導体基板６から浮
上し、ゲート電極９と側壁Ｓとの間に空隙Ｃを形成する
とともに、ゲート絶縁膜２に代えてゲート電極９とソー
ス領域８ａ及びドレイン領域８ｂとの間にも空隙Ｃを形
成している。そのため、ゲート電極９とソース領域８ａ
及びドレイン領域８ｂとは、空隙Ｃを介して隣接するこ
ととなり、図１０（ａ）に示すフランジ容量ばかりでな
く、オーバーラップ容量，ゲート容量を低減することが
できる。
【００８８】また本発明によれば、ゲート電極９から基
板６への不純物の拡散およびホットキャリア劣化をなく
すことができる。
板６への不純物の拡散およびホットキャリア劣化をなく
すことができる。
【００８９】また上述した本発明の製造方法は図７
（ｄ），（ｅ），（ｆ），（ｇ）に示すように、サイド
ウォール１０の高さをゲート電極９より低くしてゲート
電極９を上方に突き出して設け、絶縁膜（１１，１２）
のエッチバックにより、ゲート電極９及びソース・ドレ
イン電極８ａ，８ｂの表面を露出させ、ゲート電極９及
び基板６にシリサイド１３を形成しているため、ゲート
電極９及びソース・ドレイン電極８ａ，８ｂは、シリサ
イド１３を介して配線処理が施され、素子の低抵抗化を
図ることができる。
（ｄ），（ｅ），（ｆ），（ｇ）に示すように、サイド
ウォール１０の高さをゲート電極９より低くしてゲート
電極９を上方に突き出して設け、絶縁膜（１１，１２）
のエッチバックにより、ゲート電極９及びソース・ドレ
イン電極８ａ，８ｂの表面を露出させ、ゲート電極９及
び基板６にシリサイド１３を形成しているため、ゲート
電極９及びソース・ドレイン電極８ａ，８ｂは、シリサ
イド１３を介して配線処理が施され、素子の低抵抗化を
図ることができる。
【００９０】
【発明の効果】以上説明したように本発明によれば、ゲ
ート電極の側壁とゲート電極の間には、ゲート電極とソ
ース領域及びドレイン領域の間に容量低減用空隙を有し
ているため、ゲート電極とソース領域及びドレイン領域
の間に生ずるフランジ容量を低減することができる。さ
らに側壁の高さをゲート電極より低くしてゲート電極を
上方に突き出して設け、絶縁膜のエッチバックにより、
ゲート電極及びソース・ドレイン電極の表面を露出さ
せ、ゲート電極及び基板にシリサイドを形成しているた
め、ゲート電極及びソース・ドレイン電極は、シリサイ
ドを介して配線処理が施され、素子の低抵抗化を図るこ
とができる。
ート電極の側壁とゲート電極の間には、ゲート電極とソ
ース領域及びドレイン領域の間に容量低減用空隙を有し
ているため、ゲート電極とソース領域及びドレイン領域
の間に生ずるフランジ容量を低減することができる。さ
らに側壁の高さをゲート電極より低くしてゲート電極を
上方に突き出して設け、絶縁膜のエッチバックにより、
ゲート電極及びソース・ドレイン電極の表面を露出さ
せ、ゲート電極及び基板にシリサイドを形成しているた
め、ゲート電極及びソース・ドレイン電極は、シリサイ
ドを介して配線処理が施され、素子の低抵抗化を図るこ
とができる。
【００９１】さらに本発明に係る半導体装置は、ポケッ
ト構造を、ゲート電極と側壁との間に形成された空隙の
下方領域に制限して設けているため、ゲート電極とソー
ス領域及びドレイン領域との重なりあう部分における接
合容量を増やさずに短チャネル効果を抑制することがで
きる。
ト構造を、ゲート電極と側壁との間に形成された空隙の
下方領域に制限して設けているため、ゲート電極とソー
ス領域及びドレイン領域との重なりあう部分における接
合容量を増やさずに短チャネル効果を抑制することがで
きる。
【００９２】さらに本発明に係る半導体装置は、空隙を
設けるにあたって、ゲート電極を半導体基板の素子領域
を区画するフィールド酸化膜に両端支持して半導体基板
から浮上し、ゲート電極と側壁との間に空隙を形成する
とともに、ゲート絶縁膜に代えてゲート電極とソース領
域及びドレイン領域との間にも空隙を形成したため、ゲ
ート電極とソース領域及びドレイン領域とは、空隙を介
して隣接することとなり、フランジ容量ばかりでなく、
オーバーラップ容量，ゲート容量を低減することができ
る。
設けるにあたって、ゲート電極を半導体基板の素子領域
を区画するフィールド酸化膜に両端支持して半導体基板
から浮上し、ゲート電極と側壁との間に空隙を形成する
とともに、ゲート絶縁膜に代えてゲート電極とソース領
域及びドレイン領域との間にも空隙を形成したため、ゲ
ート電極とソース領域及びドレイン領域とは、空隙を介
して隣接することとなり、フランジ容量ばかりでなく、
オーバーラップ容量，ゲート容量を低減することができ
る。
【００９３】また本発明による半導体装置の製造方法
は、ゲート電極の側壁に空隙を設けることにより、ゲー
ト電極のフリンジ容量を減らすことができ、また空隙を
用いてイオン注入することにより、ポケット構造の分布
を空洞の下のみに形成して、接合容量を増やさずに短チ
ャネル効果を抑制できる。また、ゲート電極より側壁の
高さを低くしてゲート電極を上方に突き出し、空隙の上
部開口縁を施蓋した絶縁膜をエッチバックしてソース・
ドレイン領域およびゲート電極の上部を露出させ、シリ
サイド化を行い素子の低抵抗化を行うことができる。
は、ゲート電極の側壁に空隙を設けることにより、ゲー
ト電極のフリンジ容量を減らすことができ、また空隙を
用いてイオン注入することにより、ポケット構造の分布
を空洞の下のみに形成して、接合容量を増やさずに短チ
ャネル効果を抑制できる。また、ゲート電極より側壁の
高さを低くしてゲート電極を上方に突き出し、空隙の上
部開口縁を施蓋した絶縁膜をエッチバックしてソース・
ドレイン領域およびゲート電極の上部を露出させ、シリ
サイド化を行い素子の低抵抗化を行うことができる。
【００９４】さらに本発明による半導体装置の製造方法
では、ゲート電極の側壁を用いて、浅い接合のソース・
ドレイン領域は基板に対して垂直にイオン注入を行い、
続けて深い接合のソース・ドレイン領域およびゲート電
極は斜めからのイオン注入を行って形成することによ
り、ＬＤＤ領域の形成のために露光工程を省略すること
ができる。
では、ゲート電極の側壁を用いて、浅い接合のソース・
ドレイン領域は基板に対して垂直にイオン注入を行い、
続けて深い接合のソース・ドレイン領域およびゲート電
極は斜めからのイオン注入を行って形成することによ
り、ＬＤＤ領域の形成のために露光工程を省略すること
ができる。
【００９５】さらに本発明による半導体装置の製造方法
では、深い接合を有するソース・ドレイン領域の形成お
よびゲート電極への不純物の配置を行った後にＬＤＤ構
造を形成するため、ゲート電極中に充分均一に不純物を
配置でき、かつ、熱処理によるゲート電極から基板への
不純物の拡散およびソース・ドレイン領域からの横方向
への不純物の余計な拡散を防ぐことができる。
では、深い接合を有するソース・ドレイン領域の形成お
よびゲート電極への不純物の配置を行った後にＬＤＤ構
造を形成するため、ゲート電極中に充分均一に不純物を
配置でき、かつ、熱処理によるゲート電極から基板への
不純物の拡散およびソース・ドレイン領域からの横方向
への不純物の余計な拡散を防ぐことができる。
【００９６】さらに本発明による半導体装置の製造方法
では、ゲート電極の側壁の空洞を用いて、チャネル領域
のイオン注入を行うことにより、露光工程を増やさずに
チャネル領域の分布する領域を制限することができる。
では、ゲート電極の側壁の空洞を用いて、チャネル領域
のイオン注入を行うことにより、露光工程を増やさずに
チャネル領域の分布する領域を制限することができる。
【００９７】また本発明による半導体装置の製造方法で
は、ゲート電極の側壁に空洞部分を形成すると同時にゲ
ート絶縁膜も除去することにより、ゲート電極から基板
への不純物の熱拡散を抑制し、また、ホットキャリア劣
化を無くすことができる。
は、ゲート電極の側壁に空洞部分を形成すると同時にゲ
ート絶縁膜も除去することにより、ゲート電極から基板
への不純物の熱拡散を抑制し、また、ホットキャリア劣
化を無くすことができる。
【図１】（ａ）〜（ｇ）は、本発明の実施形態１に係る
半導体装置の製造方法を工程順に示す断面図である。
半導体装置の製造方法を工程順に示す断面図である。
【図２】（ａ）〜（ｇ）は、本発明の実施形態２に係る
半導体装置の製造方法を工程順に示す断面図である。
半導体装置の製造方法を工程順に示す断面図である。
【図３】（ａ）〜（ｈ）は、本発明の実施形態３に係る
半導体装置の製造方法を工程順に示す断面図である。
半導体装置の製造方法を工程順に示す断面図である。
【図４】（ａ）〜（ｇ）は、本発明の実施形態４に係る
半導体装置の製造方法を工程順に示す断面図である。
半導体装置の製造方法を工程順に示す断面図である。
【図５】（ａ）〜（ｈ）は、本発明の実施形態５に係る
半導体装置の製造方法を工程順に示す断面図である。
半導体装置の製造方法を工程順に示す断面図である。
【図６】（ａ）〜（ｇ）は、本発明の実施形態６に係る
半導体装置の製造方法を工程順に示す断面図である。
半導体装置の製造方法を工程順に示す断面図である。
【図７】（ａ）〜（ｇ）は、本発明の実施形態７に係る
半導体装置の製造方法を工程順に示す断面図である。
半導体装置の製造方法を工程順に示す断面図である。
【図８】（ａ）〜（ｇ）は、本発明の実施形態７に係る
半導体装置の製造方法を工程順に示す断面斜視図であ
る。
半導体装置の製造方法を工程順に示す断面斜視図であ
る。
【図９】本発明による半導体装置の製造方法により形成
したゲート電極の側壁の空洞部分の電子顕微鏡（ＳＥ
Ｍ）による断面像である。
したゲート電極の側壁の空洞部分の電子顕微鏡（ＳＥ
Ｍ）による断面像である。
【図１０】（ａ）は、電界効果トランジスタの各寄生容
量を示す図、（ｂ）は、シミュレーションにより求めた
遅延時間と電界効果トランジスタの各寄生容量の寄与率
の関係を示す図である。
量を示す図、（ｂ）は、シミュレーションにより求めた
遅延時間と電界効果トランジスタの各寄生容量の寄与率
の関係を示す図である。
【図１１】（ａ）、（ｂ）は、従来例に係る半導体装置
の製造方法を示す工程順に示す断面図である。
の製造方法を示す工程順に示す断面図である。
１ ゲート電極
２ ゲート絶縁膜
３ 第１のサイドウォール
４ 素子領域（ｐ型のウェル）
５ フィールド絶縁膜
６ シリコン基板
７ 第２のサイドウォール
８ａ，８ｂ ソース・ドレイン領域
９ 不純物を含むゲート電極
１０ ゲート電極より高さの低いサイドウォール（側壁
Ｓ） １１ シリコン酸化膜（絶縁膜） １２ シリコン酸化膜（絶縁膜） １３ シリサイド １４ａ，１４ｂ 浅い不純物分布のソース・ドレイン領
域（ＬＤＤ構造） １５ ポケット構造 Ｃ 空隙
Ｓ） １１ シリコン酸化膜（絶縁膜） １２ シリコン酸化膜（絶縁膜） １３ シリサイド １４ａ，１４ｂ 浅い不純物分布のソース・ドレイン領
域（ＬＤＤ構造） １５ ポケット構造 Ｃ 空隙
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
Claims (13)
- 【請求項１】 ソース領域及びドレイン領域と、ゲート
電極と、側壁と、シリサイドとを有する半導体装置であ
って、 ソース領域は、キャリアを供給するものであり、ドレイ
ン領域は、前記キャリアを引き出すものであり、ゲート
電極は、印加される電圧によりソース領域からドレイン
領域へのキャリアの流れを制御するものであり、ゲート
電極とソース領域及びドレイン領域とは、半導体基板の
素子領域内に隣接して形成されており、 側壁は、前記ゲート電極の側部に形成されたものであ
り、前記側壁とゲート電極との間には、ゲート電極とソ
ース領域及びドレイン領域の間に生ずるフランジ容量を
低減するための空隙を有し、 さらに前記側壁は前記ゲート電極の高さより低く、前記
ゲート電極は前記側壁の高さ位置を超えて上方に突き出
たものであり、 シリサイドは、絶縁膜を除去して露出した前記ゲート電
極及びソース領域・ドレイン領域の表面に形成されたも
のであることを特徴とする半導体装置。 - 【請求項２】 ソース領域及びドレイン領域と、ゲート
電極と、側壁とを有する半導体装置であって、 ソース領域は、キャリアを供給するものであり、ドレイ
ン領域は、前記キャリアを引き出すものであり、ゲート
電極は、印加される電圧によりソース領域からドレイン
領域へのキャリアの流れを制御するものであり、ゲート
電極とソース領域及びドレイン領域とは、半導体基板の
素子領域内に隣接して設けられており、 側壁は、前記ゲート電極の側部に形成されたものであ
り、 さらに前記ゲート電極は、半導体基板の素子領域を区画
するフィールド絶縁膜膜に両端支持されて半導体基板か
ら浮上し、かつゲート電極と側壁及びソース領域並びに
ドレイン領域との間には、空隙が形成されており、 前記空隙は、ゲート電極とソース領域及びドレイン領域
との間に生ずるフリンジ容量，オーバーラップ容量，ゲ
ート容量を低減する空間であることを特徴とする半導体
装置。 - 【請求項３】 シリサイドを有し、 前記側壁は前記ゲート電極の高さより低く、前記ゲート
電極は前記側壁の高さ位置を超えて上方に突き出たもの
であり、 シリサイドは、絶縁膜を除去して露出した前記ゲート電
極及びソース領域・ドレイン領域の表面に形成されたも
のであることを特徴とする請求項２に記載の半導体装
置。 - 【請求項４】 ポケット構造を有する半導体装置であっ
て、 ポケット構造は、短チャネル効果を抑制するものであっ
て、前記ゲート電極と側壁の間に形成された空隙の下方
領域に制限されて設けられたものであることを特徴とす
る請求項１，２叉は３に記載の半導体装置。 - 【請求項５】 ゲート電極形成工程と、サイドウォール
形成工程と、ソース・ドレイン領域形成工程と、空隙形
成工程と、シリサイド形成工程とを少なくとも含む半導
体装置の製造方法であって、 ゲート電極形成工程は、半導体基板の素子領域にゲート
絶縁膜を介してゲート電極を形成する処理であり、 サイドウォール形成工程は、前記ゲート電極の側部に内
外２層の第１及び第２のサイドウォールを形成する処理
であり、 ソース・ドレイン領域形成工程は、前記半導体基板の全
面に不純物をイオン注入し、ソース・ドレイン領域を形
成し、かつ前記ゲート電極を低抵抗化する処理であり、 空隙形成工程は、前記内外２層のサイドウォールのうち
内側の第１のサイドウォールを除去して外側の第２のサ
イドウォールとゲート電極の間に容量低減用の空隙を形
成し、かつ前記外側の第２のサイドウォールの高さをゲ
ート電極より低く形成する処理であり、 シリサイド形成工程は、前記基板前面に絶縁膜を被覆性
の悪い化学気相成長法により形成した後、該絶縁膜をエ
ッチバックしてゲート電極及びソース・ドレイン電極の
表面を露出させ、前記ゲート電極及び基板にシリサイド
を形成する処理であることを特徴とする半導体装置の製
造方法。 - 【請求項６】 ゲート電極形成工程と、第１のソース・
ドレイン形成工程と、空隙形成工程と、ポケット構造形
成工程と、第２のソース・ドレイン形成工程とを少なく
とも含む半導体装置の製造方法であって、 ゲート電極形成工程は、半導体基板の素子領域にゲート
絶縁膜を介してゲート電極を形成する処理であり、 第１のソース・ドレイン形成工程は、前記ゲート電極の
側部に第１のサイドウォールを形成し、前記半導体基板
全面に不純物をイオン注入して、不純物分布の浅いソー
ス・ドレイン領域を形成する処理であり、 空隙形成工程は、前記第１のサイドウォールに第２のサ
イドウォールを重ねて内外２層のサイドウォールを形成
し、しかる後に内側の第１のサイドウォールを除去して
外側の第２のサイドウォールとゲート電極の間に容量低
減用の空隙を形成する処理であり、 ポケット構造形成工程は、前記空隙内及び第２のサイド
ウォールの外側領域にソース・ドレイン領域の不純物と
は極性の異なる不純物をイオン注入し、空隙下方の不純
物分布の浅いソース・ドレイン領域及び第２のサイドウ
ォール外側下方の不純物分布の浅いソース・ドレイン領
域の真下に制限してポケット構造を形成する処理であ
り、 第２のソース・ドレイン領域形成工程は、前記空隙の上
部開口を閉塞して前記半導体全面に不純物をイオン注入
し、第２のサイドウォールより外側領域のソース・ドレ
イン領域のみの厚さを増加させて不純物分布の深いソー
ス・ドレイン領域を形成し、かつゲート電極を低抵抗化
する処理であることを特徴とする半導体装置の製造方
法。 - 【請求項７】 前記第２のソース・ドレイン領域形成工
程におけるイオン注入は、前記サイドウォールに対して
斜め方向から行うことを特徴とする請求項６に記載の半
導体装置の製造方法。 - 【請求項８】 前記第１のソース・ドレイン形成工程と
ポケット構造形成工程は、前記空隙形成工程の後処理と
して行い、 前記第２のソース・ドレイン領域形成工程におけるイオ
ン注入は、前記サイドウォールに対して斜め方向から行
うことを特徴とする請求項６に記載の半導体装置の製造
方法。 - 【請求項９】 ゲート電極形成工程と、サイドウォール
形成工程と、第１のソース・ドレイン形成工程と、空隙
形成工程と、熱処理工程と、第２のソース・ドレイン形
成工程と、活性化処理工程とを少なくとも含む半導体装
置の製造方法であって、 ゲート電極形成工程は、半導体基板の素子領域にゲート
絶縁膜を介してゲート電極を形成する処理であり、 サイドウォール形成工程は、前記ゲート電極の側部に内
外２層の第１のサイドウォール及び第２のサイドウォー
ルを形成する処理であり、 第１のソース・ドレイン形成工程は、前記半導体基板の
全面に不純物をイオン注入し、不純物分布の深いソース
・ドレイン領域を形成し、かつ前記ゲート電極を低抵抗
化する処理であり、 空隙形成工程は、内側の第１のサイドウォールを除去
し、ゲート電極と外側の第２のサイドウォールの間に容
量低減用の空隙を形成する処理であり、 熱処理工程は、前記空隙の形成後、熱処理を行い、前記
不純物分布の深いソース・ドレイン領域をなす不純物層
を活性化させ、かつ前記ゲート電極中の不純物を均一に
分布させる処理であり、 第２のソース・ドレイン形成工程は、前記半導体基板全
面に不純物をイオン注入して、前記不純物分布の深いソ
ース・ドレイン領域上に不純物分布の浅いソース・ドレ
イン領域を形成する処理であり、 活性化処理工程は、前記不純物分布の浅いソース・ドレ
イン領域の不純物を活性化する処理であることを特徴と
する半導体装置の製造方法。 - 【請求項１０】 前記半導体基板の素子領域をなすウェ
ルは、前記空隙形成工程の後工程にて、前記空隙の内外
に位置するゲート電極と第２のサイドウォールをマスク
としてイオン注入を行うことにより形成することを特徴
とする請求項５，６，７，８又は９に記載の半導体装置
の製造方法。 - 【請求項１１】 前記ゲート電極を、半導体基板の素子
領域を区画するフィールド絶縁膜に両端支持させて形成
し、ゲート絶縁膜及び第１のサイドウォールを同時に除
去することを特徴とする請求項５，６，７，８，９叉は
１０に記載の半導体装置の製造方法。 - 【請求項１２】 前記ゲート電極，第２のサイドウォー
ルはシリコン酸化膜であり、第１のサイドウォールはシ
リコン窒化膜であり、 ホット燐酸を多く含む溶液を用いて、第１のサイドウォ
ールのみを選択的に除去することを特徴とする請求項
５，６，７，８，９，１０又は１１に記載の半導体装置
の製造方法。 - 【請求項１３】 前記第２のサイドウォールの高さをゲ
ート電極より低く形成し、 前記基板前面に絶縁膜を被覆性の悪い化学気相成長法に
より形成した後、該絶縁膜をエッチバックしてゲート電
極及びソース・ドレイン電極の表面を露出させ、前記ゲ
ート電極及び基板にシリサイドを形成することを特徴と
する請求項６，７，８，９，１０，１１又は１２に記載
の半導体装置の製造方法。
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