JPH04241466A - 電界効果型トランジスタ - Google Patents

電界効果型トランジスタ

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JPH04241466A
JPH04241466A JP3003501A JP350191A JPH04241466A JP H04241466 A JPH04241466 A JP H04241466A JP 3003501 A JP3003501 A JP 3003501A JP 350191 A JP350191 A JP 350191A JP H04241466 A JPH04241466 A JP H04241466A
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JP
Japan
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region
low concentration
drain region
drain
field buffer
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JP3003501A
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English (en)
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Mitsuharu Izawa
伊澤　光春
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Casio Computer Co Ltd
Original Assignee
Casio Computer Co Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はソース領域とドレイン領
域間のチャンネル部に対応して複数のゲート電極が配置
された電界効果型トランジスタに関するものである。
【０００２】
【従来の技術】図２は従来のクロックドインバータの回
路を示す。電源電圧ＶＤＤが印加される電源端子１は第
１のｐチャンネルＭＯＳ電界効果型トランジスタＱ１の
ソースに接続される。このトランジスタＱ１はゲートが
ゲート端子２に接続され、ドレインが第２のｐチャンネ
ルＭＯＳ電界効果型トランジスタＱ２のソースに接続さ
れる。このトランジスタＱ２はゲートが入力端子３に接
続されると共に第３のｎチャンネルＭＯＳ電界効果型ト
ランジスタＱ３のゲートに接続され、ドレインが出力端
子６に接続されると共にトランジスタＱ３のドレインに
接続される。トランジスタＱ３のソースは第４のｎチャ
ンネルＭＯＳ電界効果型トランジスタＱ４のドレインに
接続され、このトランジスタＱ４はゲートがゲート端子
４に接続され、ソースが接地５される。
【０００３】即ち、入力端子３に印加される入力電圧が
ハイレベルになると、トランジスタＱ２はオフし、トラ
ンジスタＱ３はオンする。このとき、ゲート端子４に加
えられる同期信号がハイレベルになると、トランジスタ
Ｑ４はオンするため出力端子６には接地電圧すなわちロ
ーレベルの出力電圧が出力される。また、ゲート端子４
に加えられる同期信号がローレベルになると、トランジ
スタＱ４はオフするため出力端子６はフローティング状
態となる。
【０００４】一方、入力端子３に印加される入力電圧が
ローレベルになると、トランジスタＱ３はオフし、トラ
ンジスタＱ２はオンする。このとき、ゲート端子２に加
えられる同期信号がローレベルになると、トランジスタ
Ｑ１はオンするため出力端子６には電源電圧ＶＤＤすな
わちハイレベルの出力電圧が出力される。また、ゲート
端子２に加えられる同期信号がハイレベルになると、ト
ランジスタＱ４はオフするため出力端子６はフローティ
ング状態となる。
【０００５】図３は図２におけるクロックドインバータ
の断面構造を示す。例えばガラス等の絶縁基板１１上に
はポリシリコン等の島状の半導体層７および８が形成さ
れている。半導体層７にはｎ＋　高濃度のソース領域１
２及びｎ＋　高濃度のドレイン領域１３が形成され、こ
のソース領域１２とドレイン領域１３の間にはチャンネ
ル部１４，１５を介在してｎ＋　高濃度領域１６が形成
される。又、半導体層８にはｐ＋　高濃度のソース領域
１７及びｐ＋　高濃度のドレイン領域１８が形成され、
このソース領域１７とドレイン領域１８の間にはチャン
ネル部１９，２０を介在してｐ＋　高濃度領域２１が形
成される。 半導体層７および８及び絶縁基板１１の上にはＳｉＯ２
　の絶縁膜２２が形成され、半導体層７および８のチャ
ンネル部１４，１５，１９，２０とそれぞれ対応した位
置には不純物が拡散されたポリシリコン等よりなるゲー
ト電極２３，２４，２５，２６が形成される。このゲー
ト電極２３はゲート端子４に接続され、ゲート電極２４
及び２５は入力端子３に接続され、ゲート電極２６はゲ
ート端子２に接続される。このゲート電極２３，２４，
２５，２６及び絶縁膜２２の上にはＳｉＯ２　の絶縁膜
２７が形成され、この絶縁膜２７上にはソース領域１２
に接続されてＡｌよりなるソース電極２８が形成され、
このソース電極２８は接地５される。前記絶縁膜２７上
にはドレイン領域１３，１８に接続されてＡｌよりなる
ドレイン電極２９が形成され、このドレイン電極２９は
出力端子６に接続される。前記絶縁膜２７上にはソース
領域１７に接続されてＡｌよりなるソース電極３０が形
成され、このソース電極３０は電源端子１に接続される
。
【０００６】
【発明が解決しようとする課題】しかしながら、ＭＯＳ
電界効果型トランジスタにおいて、ドレイン領域１３，
１８−ソース領域１２，１７間の電圧が一定のままで、
ゲート領域長、すなわちチャンネル部を短くしていくと
、チャンネル部１５，１９のドレイン領域１３，１８端
部にある空乏層内の電界が非常に大きくなる。その結果
、電子は高速に加速され、原子と衝突して雪崩的に電子
と正孔を発生させるアバランシェ現象が生じる。このと
き発生した高エネルギのホットエレクトロンの一部がゲ
ート絶縁膜２２に飛び込み捕獲される。ゲート絶縁膜２
２にホットエレクトロンが捕獲されると、しきい値電圧
が変わる。すなわち、正のゲート電圧を加えるエンハン
スメント型のｎＭＯＳ電界効果型トランジスタでは、チ
ャンネル部に加わる電圧は実効的に下がり、しきい値電
圧が上がる。この現象は動作に伴って生ずる為、回路の
誤動作が生ずるという問題点があった。
【０００７】又、ソース領域１２，１７及びドレイン領
域１３，１８が高濃度の低抵抗領域であり、且つゲート
電極間に対応する部分の半導体層に高濃度の低抵抗領域
１６，２１が形成される為、トランジスタＱ１，Ｑ４が
十分にオフせず、オフ電流が大きくなりやすいと共に、
出力を確実にフローティング状態とすることができない
という問題点があった。
【０００８】本発明は上記の実情に鑑みなされたもので
、ドレイン領域端部での空乏層内の電界を弱めることに
より、アバランシェ現象を防止してホットエレクトロン
効果を抑制し得、且つオフ電流を小さくして出力を確実
にフローティング状態とすることができる電界効果型ト
ランジスタの構造を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は上記課題を解決
するために、ソース領域とドレイン領域間のチャンネル
部に対応して複数のゲート電極が配置された電界効果型
トランジスタにおいて、少なくともドレイン領域のチャ
ンネル部側にドレイン領域よりもイオン濃度の薄い電界
緩衝領域を設けるとともに、前記ゲート電極間に対応す
る部分の半導体層に前記電界緩衝領域と略同じ濃度に不
純物を拡散したことを特徴とするものである。
【００１０】
【作用】電界緩衝領域は低濃度不純物領域で形成されて
おり、不純物分布の変化をなだらかにするので、ドレイ
ン領域端部での空乏層内の最大電界を弱めることができ
、アバランシェ現象を防止してホットエレクトロン効果
を抑制できる。又、ドレイン領域のチャネル部側に高抵
抗領域を設けると共にゲート電極間に対応する部分の半
導体層に高抵抗領域を設けることにより、オフ電流を小
さくして出力を確実にフローティング状態とすることが
できる。
【００１１】
【実施例】以下図面を参照して本発明の実施例を詳細に
説明する。
【００１２】図１は本発明の一実施例におけるクロック
ドインバータの断面構造を示す。例えばガラス等の絶縁
基板１１上にはポリシリコン，アモルファスシリコン等
の島状の半導体層７および８が形成されている。半導体
層７にはｎ＋　高濃度のソース領域１２及びｎ＋　高濃
度のドレイン領域１３が形成され、このソース領域１２
とドレイン領域１３の間にはチャンネル部１４，１５を
介在してｎ−　低濃度領域１６１が形成される。前記ド
レイン領域１３のチャンネル部１４側にはｎ−　低濃度
の電界緩衝領域３１が形成される。電界緩衝領域３１と
ｎ−　低濃度領域１６１とは不純物濃度が略同じである
。又、半導体層８にはｐ＋　高濃度のソース領域１７及
びｐ＋　高濃度のドレイン領域１８が形成され、このソ
ース領域１７とドレイン領域１８の間にはチャンネル部
１９，２０を介在してｐ−　低濃度領域２１１が形成さ
れる。前記ドレイン領域１８のチャンネル部１９側には
ｐ−　低濃度の電界緩衝領域３２が形成される。電界緩
衝領域３２とｐ−　低濃度領域２１１とは不純物濃度が
略同じである。前記絶縁基板１１及び半導体層７，８上
にはＳｉＯ２　の絶縁膜２２が形成され、この絶縁膜２
２上にはチャンネル部１４，１５，１９，２０とそれぞ
れ対応した位置にポリシリコンよりなるゲート電極２３
，２４，２５，２６が形成される。前述した各領域１２
，３１，１６１，及び１７，３２，２１１はゲート電極
２３〜２６によるセルフアライメントにて形成すること
が能率的な製造方法である。ゲート電極２３はゲート端
子４に接続され、ゲート電極２４及び２５は入力端子３
に接続され、ゲート電極２６はゲート端子２に接続され
る。このゲート電極２３，２４，２５，２６及び絶縁膜
２２の上にはＳｉＯ２　の絶縁膜２７が形成され、この
絶縁膜２７上にはソース領域１２に接続されてＡｌより
なるソース電極２８が形成され、このソース電極２８は
接地５される。前記絶縁膜２７上にはドレイン領域１３
，１８に接続されてＡｌよりなるドレイン電極２９が形
成され、このドレイン電極２９は出力端子６に接続され
る。前記絶縁膜２７上にはソース領域１７に接続されて
Ａｌよりなるソース電極３０が形成され、このソース電
極３０は電源端子１に接続される。
【００１３】即ち、ドレイン領域のチャンネル部側にｎ
−　低濃度の電界緩衝領域３１およびｐ−　低濃度の電
界緩衝領域３２を設けることにより、ドレイン領域端部
での空乏層内の電界を弱めることができ、アバランシェ
現象を防止してホットエレクトロン効果を抑制できる。
【００１４】又、ドレイン領域のチャンネル部側にｎ−
　低濃度よりなる高抵抗の電界緩衝領域３１，ｐ−　低
濃度よりなる高抵抗の電界緩衝領域３２を設けると共に
ゲート電極間に対応する部分の半導体層７および８にｎ
−　低濃度よりなる高抵抗の領域１６１，ｐ−　低濃度
よりなる高抵抗の領域２１１を設けることにより、オフ
電流を小さくできるため、出力を確実にフローティング
状態とすることができると共に消費電流を小さくするこ
とができる。
【００１５】更に、ソースとドレイン間の耐圧が向上す
るため、高耐圧デバイスとして用いることができる。
【００１６】なお、上述した実施例において、各ソース
領域１２，１７のゲート電極２３又は２６側にも低濃度
領域を設けるようにしてもよい。又、さらにこの電界効
果型トランジスタは、単結晶半導体を用いても構成でき
るものである。
【００１７】
【発明の効果】以上述べたように本発明によれば、少な
くともドレイン領域のチャネル部側にドレイン領域より
もイオン濃度の薄い電界緩衝領域を設けるとともに、前
記ゲート電極間に対応する部分の半導体層に前記電界緩
衝領域と略同じ濃度に不純物を拡散することにより、ド
レイン領域端部での空乏層内の電界を弱めることができ
、アバランシェ現象を防止してホットエレクトロン効果
を抑制できる。又、ドレイン領域のチャネル部側に高抵
抗領域を設けると共にゲート電極間に対応する部分の半
導体層に高抵抗領域を設けることにより、オフ電流を小
さくして出力を確実にフローティング状態とすることが
できる。
【図面の簡単な説明】
【図１】本発明の一実施例を示す断面図である。
【図２】従来のクロックドインバータを示す回路図であ
る。
【図３】従来のクロックドインバータを示す断面図であ
る。
【符号の説明】
７，８…半導体層、１１…絶縁基板，１２，１７…ソー
ス領域、１３，１８…ドレイン領域、１４，１５，１９
，２０…チャネル部、１６１…ｎ−　低濃度領域、２１
１…ｐ−　低濃度領域、３１，３２…電界緩衝領域。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】　　ソース領域とドレイン領域間のチャン
    ネル部に対応して複数のゲート電極が配置された電界効
    果型トランジスタにおいて、少なくともドレイン領域の
    チャンネル部側にドレイン領域よりもイオン濃度の薄い
    電界緩衝領域を設けるとともに、前記ゲート電極間に対
    応する部分の半導体層に前記電界緩衝領域と略同じ濃度
    に不純物を拡散したことを特徴とする電界効果型トラン
    ジスタ。
JP3003501A 1991-01-16 1991-01-16 電界効果型トランジスタ Pending JPH04241466A (ja)

Priority Applications (2)

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JP3003501A JPH04241466A (ja) 1991-01-16 1991-01-16 電界効果型トランジスタ
US07/812,578 US5250835A (en) 1991-01-16 1991-12-20 Field effect type thin film transistor having a plurality of gate electrodes

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