JPS61127147A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61127147A JPS61127147A JP59249339A JP24933984A JPS61127147A JP S61127147 A JPS61127147 A JP S61127147A JP 59249339 A JP59249339 A JP 59249339A JP 24933984 A JP24933984 A JP 24933984A JP S61127147 A JPS61127147 A JP S61127147A
- Authority
- JP
- Japan
- Prior art keywords
- well region
- layer
- region
- semiconductor
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 70
- 238000002955 isolation Methods 0.000 claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 239000012212 insulator Substances 0.000 claims description 14
- 239000012535 impurity Substances 0.000 claims description 11
- 230000007423 decrease Effects 0.000 claims description 4
- 238000009826 distribution Methods 0.000 claims description 2
- 238000000034 method Methods 0.000 abstract description 14
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 5
- 239000011574 phosphorus Substances 0.000 abstract description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 3
- 238000010438 heat treatment Methods 0.000 abstract description 3
- 238000007254 oxidation reaction Methods 0.000 abstract description 3
- 230000003647 oxidation Effects 0.000 abstract description 2
- 230000001590 oxidative effect Effects 0.000 abstract description 2
- 239000010408 film Substances 0.000 abstract 3
- 238000001020 plasma etching Methods 0.000 abstract 2
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 239000010409 thin film Substances 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- 150000004767 nitrides Chemical class 0.000 description 15
- 230000003071 parasitic effect Effects 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229910052796 boron Inorganic materials 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 230000003321 amplification Effects 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- 238000000926 separation method Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000001010 compromised effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体装置に係り、特にバイポーラトランジ
スタ、MOSトランジスタ等の複数の半導体素子を同一
基板上の導電盤の異なるウェル領域に形成された半導体
装置に関する。
スタ、MOSトランジスタ等の複数の半導体素子を同一
基板上の導電盤の異なるウェル領域に形成された半導体
装置に関する。
第2図に従来の半導体装置の一例として相補部MOSト
ランジスタ(PチャンネルとNチャンネルを同時に含む
CM、OSトランジスタ)の断面図を示す。同図におい
て、P−型半導体基板1の表面にN” (高濃度N型)
埋込層2が形成され、さらにN+埋込層2を囲んでP”
C高濃度P型)埋込領域3が形成されている。No
及びP3埋込領域2,3の上にNウェル領域20.Pウ
ェル領域30がそれぞれ形成されている。Nウェルli
[20には、P0型ソースおよびP0型ドレイン9、ゲ
ート醗化膜7、ゲート電極8によって構成されたPMO
Sトランジスタ62が形成されているっまた、Pウェル
領域30にはN1型ソースおよびドレイン6によって構
成されたNMOSトランジスタ61が形成されている。
ランジスタ(PチャンネルとNチャンネルを同時に含む
CM、OSトランジスタ)の断面図を示す。同図におい
て、P−型半導体基板1の表面にN” (高濃度N型)
埋込層2が形成され、さらにN+埋込層2を囲んでP”
C高濃度P型)埋込領域3が形成されている。No
及びP3埋込領域2,3の上にNウェル領域20.Pウ
ェル領域30がそれぞれ形成されている。Nウェルli
[20には、P0型ソースおよびP0型ドレイン9、ゲ
ート醗化膜7、ゲート電極8によって構成されたPMO
Sトランジスタ62が形成されているっまた、Pウェル
領域30にはN1型ソースおよびドレイン6によって構
成されたNMOSトランジスタ61が形成されている。
PMO8)う/ジスタロ2とNMOSトランジスタ61
の素子分離はフィールド酸化膜11と呼ばれる厚い酸化
膜及びPウェル30.Nウェル20、P0埋込領域3゜
N+埋込領域2とで構成されるPN接合とにより分離さ
れている。この様な素子分離方法は一般にLOGO8分
離法と呼ばれる。
の素子分離はフィールド酸化膜11と呼ばれる厚い酸化
膜及びPウェル30.Nウェル20、P0埋込領域3゜
N+埋込領域2とで構成されるPN接合とにより分離さ
れている。この様な素子分離方法は一般にLOGO8分
離法と呼ばれる。
上述の構成においては、N0埋込領域2、P9埋込領域
3が存在するために各ウェル層20゜30の抵抗がそれ
ぞれ小さくなり、両埋込領域2゜3の存在しない素子に
比べてラッチアップ耐量が向上するものである。
3が存在するために各ウェル層20゜30の抵抗がそれ
ぞれ小さくなり、両埋込領域2゜3の存在しない素子に
比べてラッチアップ耐量が向上するものである。
しかし、第2図の従来例では、PMOSトランジスタ6
2およびNMO8トランジスタロ1の両者のしきい電圧
を確保するためNウェル20、Pウェル30の濃度をあ
まり高くすることができず、ここでの少数キャリアの拡
散長が長くなり図中に矢印で示した経路のpnpおよび
npn寄生バイポーラの電流増幅率を小さくできず、し
たがって上記の寄生バイポーラに基づくラッチアップ現
象の解消には限界があったものである。
2およびNMO8トランジスタロ1の両者のしきい電圧
を確保するためNウェル20、Pウェル30の濃度をあ
まり高くすることができず、ここでの少数キャリアの拡
散長が長くなり図中に矢印で示した経路のpnpおよび
npn寄生バイポーラの電流増幅率を小さくできず、し
たがって上記の寄生バイポーラに基づくラッチアップ現
象の解消には限界があったものである。
一方、第3図に示す様な従来例(応用物理学会予稿集、
1982年3月)があり、この従来例では、NMO8ト
ランジスタロ2とPMO8トランジスタロ1とが1μm
幅、5.5μm深さの酸化膜と多結晶シリコンとからな
る絶縁物21で分離されている。前記絶縁物21の深さ
を犬きくすることにより図中に矢印■で示すpnp寄生
バイポーラのベース層を実効的に長くしてpnp寄生バ
イポーラの電流増加率の低下とこれによるラッチアップ
耐量の増加を図るというものである。しかし、矢印■で
示した部分のnpn寄生バイボー2は縦型のトランジス
タであること、及び、ベース層であるPウェル30に第
2図で示し友従来例に見られるP4埋込領域3が設けら
れていない、ことなどの点から前記npn寄生バイポー
ラの電流増幅率は第2図の従来例に比べて1ケタ位大き
いものと予想される。
1982年3月)があり、この従来例では、NMO8ト
ランジスタロ2とPMO8トランジスタロ1とが1μm
幅、5.5μm深さの酸化膜と多結晶シリコンとからな
る絶縁物21で分離されている。前記絶縁物21の深さ
を犬きくすることにより図中に矢印■で示すpnp寄生
バイポーラのベース層を実効的に長くしてpnp寄生バ
イポーラの電流増加率の低下とこれによるラッチアップ
耐量の増加を図るというものである。しかし、矢印■で
示した部分のnpn寄生バイボー2は縦型のトランジス
タであること、及び、ベース層であるPウェル30に第
2図で示し友従来例に見られるP4埋込領域3が設けら
れていない、ことなどの点から前記npn寄生バイポー
ラの電流増幅率は第2図の従来例に比べて1ケタ位大き
いものと予想される。
本発明者らもこの点につき第2図に示す構成のものと比
較検討した結果、電流増幅率の点で第3図の従来構造の
方が劣っていることを確認すると共にラッチアップ耐量
の点では第2図に示す構造が有利であることが判明し九
。
較検討した結果、電流増幅率の点で第3図の従来構造の
方が劣っていることを確認すると共にラッチアップ耐量
の点では第2図に示す構造が有利であることが判明し九
。
また、第4図に示す公知例も知られている(特開昭57
−188862号公報参照)。この装置は、P−型半導
体基板1の表面に厚さ2μm程度のN−型のエピタキシ
ャル層11を成長させ、このエピタキシャル層11を厚
いシリコンの酸化膜(S!Ox )からなる絶縁物21
を用いて各素子領域を分離した構造となっている。形成
素子は、npnバイポーラトランジスタ63、PMOS
トランジスタ62、NMO8トランジスタロ1である。
−188862号公報参照)。この装置は、P−型半導
体基板1の表面に厚さ2μm程度のN−型のエピタキシ
ャル層11を成長させ、このエピタキシャル層11を厚
いシリコンの酸化膜(S!Ox )からなる絶縁物21
を用いて各素子領域を分離した構造となっている。形成
素子は、npnバイポーラトランジスタ63、PMOS
トランジスタ62、NMO8トランジスタロ1である。
さらに、上記のエピタキシャル層11とP−型半導体基
板1との間には、バイポーラトランジスタ部にN+埋込
領域2が、NMO8及びPMOSトランジスタ部にP+
埋込領域3、N+埋込領域2が夫々埋設されている。
板1との間には、バイポーラトランジスタ部にN+埋込
領域2が、NMO8及びPMOSトランジスタ部にP+
埋込領域3、N+埋込領域2が夫々埋設されている。
このような構成において、各素子領域を分離する絶縁物
21は、その底面が各埋込領域2.3の底面より浅くな
ってお9、各埋込領域2,3を突き抜けていないもので
ある。
21は、その底面が各埋込領域2.3の底面より浅くな
ってお9、各埋込領域2,3を突き抜けていないもので
ある。
このような構造は、特に、絶縁物21の両側にN+埋込
領域2が配置され両者を電気的に分離する場合重大な欠
点を有する。すなわち、バイポーラトランジスタを隣接
して配置する場合、またはPMOSトランジスタを隣接
して配置する場合、及び、バイポーラトランジスタとP
MO8トランジスタとを隣接して配置する場合である。
領域2が配置され両者を電気的に分離する場合重大な欠
点を有する。すなわち、バイポーラトランジスタを隣接
して配置する場合、またはPMOSトランジスタを隣接
して配置する場合、及び、バイポーラトランジスタとP
MO8トランジスタとを隣接して配置する場合である。
第5図に示すように、一般にN+埋込領域は素子を形成
するために各種熱処理を受けこの結果半導体基板の深さ
方向はもちろんのこと横方向へも拡散する。絶縁物の底
面がN+埋込領域2の底面に比べて浅い構造のため、N
+埋込領域2の側面において図中に矢印で示した横方向
の拡散を阻止することがかかる構造では不可能となシ、
この結果、隣接するN1埋込領域2の距離が、絶縁物2
1の幅に比べて小さくなる。隣接するN0埋込領域2の
分離耐圧はN0埋込領域2間の距離で決まるため所定の
耐圧を確保することからN9埋込領域2の横方向拡散を
見込んで設計する必要がある。別な見方をすれば、隣接
する埋込領域の横方向拡散で絶縁物21の幅が限定され
、分離幅を少くして高集積は半導体集積素子を実現する
ことができない。実際においても絶縁物21の幅は7〜
6μm以下にすることができなかったものである。
するために各種熱処理を受けこの結果半導体基板の深さ
方向はもちろんのこと横方向へも拡散する。絶縁物の底
面がN+埋込領域2の底面に比べて浅い構造のため、N
+埋込領域2の側面において図中に矢印で示した横方向
の拡散を阻止することがかかる構造では不可能となシ、
この結果、隣接するN1埋込領域2の距離が、絶縁物2
1の幅に比べて小さくなる。隣接するN0埋込領域2の
分離耐圧はN0埋込領域2間の距離で決まるため所定の
耐圧を確保することからN9埋込領域2の横方向拡散を
見込んで設計する必要がある。別な見方をすれば、隣接
する埋込領域の横方向拡散で絶縁物21の幅が限定され
、分離幅を少くして高集積は半導体集積素子を実現する
ことができない。実際においても絶縁物21の幅は7〜
6μm以下にすることができなかったものである。
さらに本従来例は以下に述べる第2の欠点がある。この
点について再び第5図を用いて説明する。
点について再び第5図を用いて説明する。
絶縁物21が埋込領域2および3を突き抜けていない構
造のためN+埋込領域はPゝ埋込領域3と接して隣接さ
れている。一般に、不純物濃度の高い高濃度領域同志が
接するとこの接触面での電気的な容量が増大する。N+
埋込領域2はnpnバイポーラトランジスタ63のコレ
クタ領域であり、あるいは、PMOSトランジスタ62
のウェル領域でもある。かかる領域の容量が増大するこ
とはこれらの素子を用いて形成されている集積回路のス
ピードが著しく低下することになる。従って回路の高速
化の点から従来例のようにN“埋込領域2とP+埋込領
域3が接してなる構造は好ましくない。また、かかる第
2の欠点は第2図で示した従来例についても同様である
。
造のためN+埋込領域はPゝ埋込領域3と接して隣接さ
れている。一般に、不純物濃度の高い高濃度領域同志が
接するとこの接触面での電気的な容量が増大する。N+
埋込領域2はnpnバイポーラトランジスタ63のコレ
クタ領域であり、あるいは、PMOSトランジスタ62
のウェル領域でもある。かかる領域の容量が増大するこ
とはこれらの素子を用いて形成されている集積回路のス
ピードが著しく低下することになる。従って回路の高速
化の点から従来例のようにN“埋込領域2とP+埋込領
域3が接してなる構造は好ましくない。また、かかる第
2の欠点は第2図で示した従来例についても同様である
。
本発明の目的は、複数の半導体素子を同一基板上の導電
型の異なるウェル領域に形成した半導体装置において、
ラッチアップ耐量の大幅な改良を達成した半導体装置を
提供することにある。
型の異なるウェル領域に形成した半導体装置において、
ラッチアップ耐量の大幅な改良を達成した半導体装置を
提供することにある。
さらに、本発明の第2の目的は高速動作をする半導体装
置を提供することにあるっ 〔発明の概要〕 上記目的を達成するため本発明は、第1導電型の半導体
基板上に形成される所定の導電製の半導体層と、上記半
導体層の表面の所定箇所に形成され、上記表面から上記
半導体基板方向に向かって不純物濃度が小さくなる第2
導電減の第1ウェル領域と、上記半導体層の表面の上記
第1ウェル領域を囲んで形成され、上記表面から上記半
導体基板方向に向かって不純物濃度が小さくなる第1導
電型の第2ウェル領域と、上記第1ウェル領域と上記半
導体基板との間にそれぞれ隣接して設けられ、かつ、隣
接する上記第1ウェル領域より高い不純物濃度の第2導
電型の第1埋込領域と、上記第2ウェル領域と上記半導
体基板との間にそれぞれ隣接して設けられ、かつ、隣接
する上記第2ウェル領域より高い不純物濃度の第1導電
型の第2埋込領域と、上記第1ウェル領域の少くとも1
つの領域、およびこの第1ウェル領域に隣接した第1埋
込領域と、上記それぞれの領域を囲む第2ウェル領域、
第2埋込領域との境界に第1および第2埋込領域を貫通
してなる絶縁物が存在し、上記絶縁物を介してのみ分離
されている構造の素子分離領域と、上記第1ウェル領域
および上記第2ウェル領域にそれぞれ形成される半導体
素子と、を具備することにある。
置を提供することにあるっ 〔発明の概要〕 上記目的を達成するため本発明は、第1導電型の半導体
基板上に形成される所定の導電製の半導体層と、上記半
導体層の表面の所定箇所に形成され、上記表面から上記
半導体基板方向に向かって不純物濃度が小さくなる第2
導電減の第1ウェル領域と、上記半導体層の表面の上記
第1ウェル領域を囲んで形成され、上記表面から上記半
導体基板方向に向かって不純物濃度が小さくなる第1導
電型の第2ウェル領域と、上記第1ウェル領域と上記半
導体基板との間にそれぞれ隣接して設けられ、かつ、隣
接する上記第1ウェル領域より高い不純物濃度の第2導
電型の第1埋込領域と、上記第2ウェル領域と上記半導
体基板との間にそれぞれ隣接して設けられ、かつ、隣接
する上記第2ウェル領域より高い不純物濃度の第1導電
型の第2埋込領域と、上記第1ウェル領域の少くとも1
つの領域、およびこの第1ウェル領域に隣接した第1埋
込領域と、上記それぞれの領域を囲む第2ウェル領域、
第2埋込領域との境界に第1および第2埋込領域を貫通
してなる絶縁物が存在し、上記絶縁物を介してのみ分離
されている構造の素子分離領域と、上記第1ウェル領域
および上記第2ウェル領域にそれぞれ形成される半導体
素子と、を具備することにある。
以下、本発明による半導体装置の一実施例を説明する。
第1図(a)および(b)は、本発明による半導体装置
の一実施例を示す断面図である。断面構造及び各部の記
号で第2図、第3図、第4図、及び第5図に示したもの
と同−物及び相当物は同一番号で示す。第1図において
、21はNMOSトランジスタ61とPMOSトランジ
スタ62とを素子分離するための素子分離層であり、シ
リコン酸化膜(8i(h)とこれによって囲まれた多結
晶シリコンからなる。上記の素子分離層21がNウェル
領域20、Pウェル領域30及びN+埋込領域2、P3
埋込領域3をそれぞれ貫通し、P−型半導体基板1にま
で到達して形成されている。
の一実施例を示す断面図である。断面構造及び各部の記
号で第2図、第3図、第4図、及び第5図に示したもの
と同−物及び相当物は同一番号で示す。第1図において
、21はNMOSトランジスタ61とPMOSトランジ
スタ62とを素子分離するための素子分離層であり、シ
リコン酸化膜(8i(h)とこれによって囲まれた多結
晶シリコンからなる。上記の素子分離層21がNウェル
領域20、Pウェル領域30及びN+埋込領域2、P3
埋込領域3をそれぞれ貫通し、P−型半導体基板1にま
で到達して形成されている。
上記構造とすることにより、CMO8%有のラッチアッ
プ現象に対して大幅な耐量の向上が実現できる。以下、
この点について説明する。ラッチアップが生ずる原因は
PMOSトランジスタ62とNMOS トランジスタロ
1間の寄生トランジスタ効果によることは第2図にて説
明した。本発明の構造は素子分離領域21が各埋込領域
2及び3を貫通している構造のため、第2図で示した経
路の寄生バイポーラトランジスタは形成されな(ハ。
プ現象に対して大幅な耐量の向上が実現できる。以下、
この点について説明する。ラッチアップが生ずる原因は
PMOSトランジスタ62とNMOS トランジスタロ
1間の寄生トランジスタ効果によることは第2図にて説
明した。本発明の構造は素子分離領域21が各埋込領域
2及び3を貫通している構造のため、第2図で示した経
路の寄生バイポーラトランジスタは形成されな(ハ。
つまシ、寄生トランジスタでnpnトランジスタに対し
てはp+埋込領域3が%I)flりI’ランジスタに対
してはn0埋込領域2がそれぞれのトランジスタに対し
てベース層になっている。この結果、電流増幅率が第2
図の構造に比べてさらに1桁近くも低下し、ラッチアッ
プ強度がさらに向上する半導体装置を得ることができる
。
てはp+埋込領域3が%I)flりI’ランジスタに対
してはn0埋込領域2がそれぞれのトランジスタに対し
てベース層になっている。この結果、電流増幅率が第2
図の構造に比べてさらに1桁近くも低下し、ラッチアッ
プ強度がさらに向上する半導体装置を得ることができる
。
さらに、本実施例では次に述べる新たな効果が発生する
。第3図に示した従来例では、半導体基板1としてNW
を用いておシ、NMO861のソース、ドレイン6はP
ウェル領域30に設けである。このため、NMO861
のドレイン6でのパンチスルーを防ぎ耐圧を確保する必
要性から、Pウェル領域30の深さは通常4μm以上と
なる。
。第3図に示した従来例では、半導体基板1としてNW
を用いておシ、NMO861のソース、ドレイン6はP
ウェル領域30に設けである。このため、NMO861
のドレイン6でのパンチスルーを防ぎ耐圧を確保する必
要性から、Pウェル領域30の深さは通常4μm以上と
なる。
従って、素子分離層21をこの構造に適用する場合には
素子分離層21を少くとも4μm以上の深さとすること
になる。一方、本実施例ではP−型半導体基板1を用い
ているので基板1へのパンチスルーが問題になるのはP
MOS 62の方であυ、このPMO8のウェル領域2
0にはN+埋込層2が存在し、ウェル領域20を薄くし
てもパンチスルーの問題は生じない。実施例ではNウェ
ル領域の深さは1μm、N”埋込領域2の深さは1.5
μmで形成しており素子分離層21の深さは少なくとも
45μmであればよく、従来例に比較して浅い素子分離
層21とすることができる。通常、素子分離層21の形
成にはドライエツチング技術等と呼ばれる技術により半
導体層を加工して深い溝を形成する。形成溝が深いほど
加工精度の低下、加工時の歪の発生が問題となる。従っ
て、本実施例では埋込領域が存在することにより、浅い
素子分離層21とすることができ、素子製造上のプロセ
ス難易度を大幅に改良できる新しい効果が生ずる。
素子分離層21を少くとも4μm以上の深さとすること
になる。一方、本実施例ではP−型半導体基板1を用い
ているので基板1へのパンチスルーが問題になるのはP
MOS 62の方であυ、このPMO8のウェル領域2
0にはN+埋込層2が存在し、ウェル領域20を薄くし
てもパンチスルーの問題は生じない。実施例ではNウェ
ル領域の深さは1μm、N”埋込領域2の深さは1.5
μmで形成しており素子分離層21の深さは少なくとも
45μmであればよく、従来例に比較して浅い素子分離
層21とすることができる。通常、素子分離層21の形
成にはドライエツチング技術等と呼ばれる技術により半
導体層を加工して深い溝を形成する。形成溝が深いほど
加工精度の低下、加工時の歪の発生が問題となる。従っ
て、本実施例では埋込領域が存在することにより、浅い
素子分離層21とすることができ、素子製造上のプロセ
ス難易度を大幅に改良できる新しい効果が生ずる。
第1図(b)に本実施例の平面図を示す。但し、素子分
離層21が平面的にどの様にレイアウトされているかを
説明するために、各MO8トランジスタの構成上ソース
、ドレイン、ゲート電極、フィールド酸化膜等は当然必
要であるが、上記の説明の上では直接関係しないので省
略した。K1図(b)から判るように、素子分離層21
はNウェル領域20を囲んで形成され、Nウェル領域2
0をPウェル領域30と電気的に分離している。また、
すべてのNウェル領域20を囲む必要もなく、ラッチア
ップ耐量等の点で特に問題と考えられる領域に設けられ
るのが好ましい。
離層21が平面的にどの様にレイアウトされているかを
説明するために、各MO8トランジスタの構成上ソース
、ドレイン、ゲート電極、フィールド酸化膜等は当然必
要であるが、上記の説明の上では直接関係しないので省
略した。K1図(b)から判るように、素子分離層21
はNウェル領域20を囲んで形成され、Nウェル領域2
0をPウェル領域30と電気的に分離している。また、
すべてのNウェル領域20を囲む必要もなく、ラッチア
ップ耐量等の点で特に問題と考えられる領域に設けられ
るのが好ましい。
さらに本実施例によれば、素子分離層21が各埋込層2
,3を貫通してP′″型基板1まで到達している構造の
ため、n0埋込領域2の側面は素子芥離層21によって
抑えられ、第5図に示した従来例のような横方向拡散に
よる悪影響が解消されている。このため、素子分離層2
1の幅を従来の6〜7μmから1〜2μmlで少なくで
きる。
,3を貫通してP′″型基板1まで到達している構造の
ため、n0埋込領域2の側面は素子芥離層21によって
抑えられ、第5図に示した従来例のような横方向拡散に
よる悪影響が解消されている。このため、素子分離層2
1の幅を従来の6〜7μmから1〜2μmlで少なくで
きる。
さらに本実施例によれば、N+埋込領域2がその周辺に
おいて絶縁物21と接し、P+埋込領域3とは接触して
いない構造のため周辺部分での電気的な容量が小さく高
速な集積回路が実現できる。
おいて絶縁物21と接し、P+埋込領域3とは接触して
いない構造のため周辺部分での電気的な容量が小さく高
速な集積回路が実現できる。
次に第6図(a)ないしくi)を用いて、本実施例の0
MO8製造方法の一例を示す。
MO8製造方法の一例を示す。
まず、第6図(a)K示すように、P−型シリコン基板
1の表面にN“埋込領域2およびP+埋込領域3を形成
した後、不純物濃度分布がほぼ均一なN型エピタキシャ
ル層10を厚さ2μm程度積層する。エピタキシャル層
10の表面を酸化して501w程度の薄い酸化膜12を
形成し、さらに窒化膜(Si3N4)13を被覆する。
1の表面にN“埋込領域2およびP+埋込領域3を形成
した後、不純物濃度分布がほぼ均一なN型エピタキシャ
ル層10を厚さ2μm程度積層する。エピタキシャル層
10の表面を酸化して501w程度の薄い酸化膜12を
形成し、さらに窒化膜(Si3N4)13を被覆する。
次に、この窒化膜13のうちN+埋込領域2のある部分
の窒化膜を除去し、P+埋込領域3の上の窒化膜は残こ
すように選択的にエツチングする。選択エツチングの方
法は公知のホトレジスト加工方法による。次に、公知の
イオン打込み法で窒化膜13の無い部分にリンをドープ
する。リンは薄い酸化膜12を通過してN型エピタキシ
ャル層−10の表面に打込まれ、その後の工程でNウェ
ル領域2oとなる。
の窒化膜を除去し、P+埋込領域3の上の窒化膜は残こ
すように選択的にエツチングする。選択エツチングの方
法は公知のホトレジスト加工方法による。次に、公知の
イオン打込み法で窒化膜13の無い部分にリンをドープ
する。リンは薄い酸化膜12を通過してN型エピタキシ
ャル層−10の表面に打込まれ、その後の工程でNウェ
ル領域2oとなる。
―化膜13のある部分では窒化膜13のマスキングによ
りドープされない。
りドープされない。
次に、第6図(b)に示すように、リンのイオン打込み
後、酸化性の雰囲気中で熱処理するとリンをドープしで
ある表面の酸化膜はさらに厚く成長するが、窒化膜で被
覆されている部分の酸化反応は起らず、もとの薄い酸化
膜厚を維持する。この場合、厚くなる部分14の膜厚は
15Qnmとした。
後、酸化性の雰囲気中で熱処理するとリンをドープしで
ある表面の酸化膜はさらに厚く成長するが、窒化膜で被
覆されている部分の酸化反応は起らず、もとの薄い酸化
膜厚を維持する。この場合、厚くなる部分14の膜厚は
15Qnmとした。
次に、第6図(C)に示すように、全面に厚さ200n
m程度の厚い窒化膜13を被覆し、素子分離領域とする
部分の窒化膜を除去する。その後、窒化膜をマスクとし
てシリコンをドライエツチングし1μm〜2μm程度の
幅で、深さ3〜4μmの溝15を形成する。
m程度の厚い窒化膜13を被覆し、素子分離領域とする
部分の窒化膜を除去する。その後、窒化膜をマスクとし
てシリコンをドライエツチングし1μm〜2μm程度の
幅で、深さ3〜4μmの溝15を形成する。
次に、第6図(d)に示すように、溝の内部を酸化して
側面に29Qnm程度の厚さの酸化g210を形成する
。そして、溝の内部に多結晶シリコン211を埋込み、
溝の表面に現われている多結晶シリコンを酸化して酸化
膜にかえ、素子分離層21が形成される。次に、ボロン
を全面にイオン打込みする。第4図(C)で述べたよう
にリンのドープされている領域には厚い酸化膜14が存
在するためこの部分にはボロンが打込まれない。一方、
リンがドープされていない部分12の酸化膜は薄いまま
であり、この部分にはボロンがN型エピタキシャル層1
0の表面に打込まれる。
側面に29Qnm程度の厚さの酸化g210を形成する
。そして、溝の内部に多結晶シリコン211を埋込み、
溝の表面に現われている多結晶シリコンを酸化して酸化
膜にかえ、素子分離層21が形成される。次に、ボロン
を全面にイオン打込みする。第4図(C)で述べたよう
にリンのドープされている領域には厚い酸化膜14が存
在するためこの部分にはボロンが打込まれない。一方、
リンがドープされていない部分12の酸化膜は薄いまま
であり、この部分にはボロンがN型エピタキシャル層1
0の表面に打込まれる。
次に第6図(e)に示すように、上記の方法でドープし
たリン、ボロンを1000C〜1200Cの温度でそれ
ぞれN+及びP0埋込領域2,3に達するまで引伸し拡
散してNウェル領域20、Pウェル領域30を形成する
。再び、窒化膜13を被覆し、Nウェル領域20、Pウ
ェル領域30の表面でその後にMOSトランジスタ等の
半導体素子が形成される部分(以後この部分をアクティ
ブ領域60と記す)に窒化膜13を残すように加工する
。加工後ポロンをイオン打込みすると、窒化膜13の下
地で、しかも、酸化膜が薄くなっているPウェル領域の
表面では窒化膜13の除去されている部分に限シ図の点
線16で示した様にボロンが打込まれる。この打込層は
NMOf13トランジスタのチャンネルストッパー層と
しての役割をはたす。
たリン、ボロンを1000C〜1200Cの温度でそれ
ぞれN+及びP0埋込領域2,3に達するまで引伸し拡
散してNウェル領域20、Pウェル領域30を形成する
。再び、窒化膜13を被覆し、Nウェル領域20、Pウ
ェル領域30の表面でその後にMOSトランジスタ等の
半導体素子が形成される部分(以後この部分をアクティ
ブ領域60と記す)に窒化膜13を残すように加工する
。加工後ポロンをイオン打込みすると、窒化膜13の下
地で、しかも、酸化膜が薄くなっているPウェル領域の
表面では窒化膜13の除去されている部分に限シ図の点
線16で示した様にボロンが打込まれる。この打込層は
NMOf13トランジスタのチャンネルストッパー層と
しての役割をはたす。
次に、第6図(f)に示すように、上記の窒化膜を用い
て局部酸化しアクティブ領域60以外のところに1μm
の厚さでフィールド酸化膜11を形成する。
て局部酸化しアクティブ領域60以外のところに1μm
の厚さでフィールド酸化膜11を形成する。
次に、第6図(ロ)に示すように、アクティブ領域60
の酸化膜を除去して再び良質のゲート酸化膜7を50n
mの厚さに形成した後、MOSトランジスタのゲートに
用いる多結晶シリコンをCVD(Chemical V
apour Deposition )法により0.3
μmの厚さで形成し、この多結晶シリコン層を所定の形
状に加工する。
の酸化膜を除去して再び良質のゲート酸化膜7を50n
mの厚さに形成した後、MOSトランジスタのゲートに
用いる多結晶シリコンをCVD(Chemical V
apour Deposition )法により0.3
μmの厚さで形成し、この多結晶シリコン層を所定の形
状に加工する。
さらに、第6図(h)に示すように、上記の多結晶シリ
コンゲートを用いた自己整合法によりNウェル領域20
のアクティブ領域表面にPMO8のソース、ドレイン9
及び、Pウェル領域30のアクティブ表面にNMO8の
ソース、ドレイン6を形成する。本実施例では、NMO
8のソース、ドレイン6はひgをイオン打込みにより形
成し、PMO8のソース、ドレインはボロンを打込みし
て形成しておシ、それぞれの深さは0.3μm。
コンゲートを用いた自己整合法によりNウェル領域20
のアクティブ領域表面にPMO8のソース、ドレイン9
及び、Pウェル領域30のアクティブ表面にNMO8の
ソース、ドレイン6を形成する。本実施例では、NMO
8のソース、ドレイン6はひgをイオン打込みにより形
成し、PMO8のソース、ドレインはボロンを打込みし
て形成しておシ、それぞれの深さは0.3μm。
0.4μmである。ソース、ドレインを形成後、パツソ
ヘーション膜トシてリンガラス15tCVD法により、
0.5μmの厚さに形成し、次に、コンタクト窓17を
形成する。
ヘーション膜トシてリンガラス15tCVD法により、
0.5μmの厚さに形成し、次に、コンタクト窓17を
形成する。
この後、第6図(i)に示すようにアルミニウム等の配
線ioo、最終的なバッ7ペーション膜110を被覆し
て素子が完成する。
線ioo、最終的なバッ7ペーション膜110を被覆し
て素子が完成する。
第7図は、本発明の第2の実施例の断面概略図である。
同図に於いて、第6図と同一符号は同−物及び相当物を
示す。本実施例が第6図の実施例と異なるのは、Nウェ
ル領域20に縦型のNPNバイポーラトランジスタ63
を形成した点にある。本実施例では、パイボーラド2/
ジスタロ3のエミツタ層41は多結晶シリコン42を用
いて形成した。
示す。本実施例が第6図の実施例と異なるのは、Nウェ
ル領域20に縦型のNPNバイポーラトランジスタ63
を形成した点にある。本実施例では、パイボーラド2/
ジスタロ3のエミツタ層41は多結晶シリコン42を用
いて形成した。
また、Pをベース層43、コレクタ引き出し層44は通
常のバイポーラ製造方法で用いられているイオン打込み
方法にニジ形成した。また、バイポーラトランジスタ6
3の素子分離には、第4図で詳述した本発明の素子分離
#21を適用している。このため、N2埋込層間のnp
n′#生トランジスタの防止のため、素子分離層の底面
には20層のチャンネルストッパー層66が新たに付加
されている。
常のバイポーラ製造方法で用いられているイオン打込み
方法にニジ形成した。また、バイポーラトランジスタ6
3の素子分離には、第4図で詳述した本発明の素子分離
#21を適用している。このため、N2埋込層間のnp
n′#生トランジスタの防止のため、素子分離層の底面
には20層のチャンネルストッパー層66が新たに付加
されている。
この実施例によれば、バイポーラトランジスタとCMO
Sトランジスタがオンチップで集積化されているため、
バイポー2の高負荷駆動能力と0MO8の高集積、低消
費電力性という相互の特長を兼ね備えた新規なLSIが
実現できる。さらに、上記のバイポーラトランジスタは
本発明による絶縁物による素子分離層21が用いられて
いるため、コレクタとP−m基板との間に生ずる接合容
量が少なくできており、回路の高速化がJニジ実現され
ている。
Sトランジスタがオンチップで集積化されているため、
バイポー2の高負荷駆動能力と0MO8の高集積、低消
費電力性という相互の特長を兼ね備えた新規なLSIが
実現できる。さらに、上記のバイポーラトランジスタは
本発明による絶縁物による素子分離層21が用いられて
いるため、コレクタとP−m基板との間に生ずる接合容
量が少なくできており、回路の高速化がJニジ実現され
ている。
なお、この実施例に於ては、CMOSトランジスタとN
PNバイポーラトランジスタとがオンチップ化したもの
を例にして説明したが、これに限定されず、各種半導体
素子を同一基板上に形成する場合に適用されうる。
PNバイポーラトランジスタとがオンチップ化したもの
を例にして説明したが、これに限定されず、各種半導体
素子を同一基板上に形成する場合に適用されうる。
以上述べた様に本発明による半導体装置によれば、ウェ
ル領域の導電型が異なる半導体素子を同一の基板上に高
集積に形成してもラッチアップが発生することはなく、
アイソレーション特性の信頼性が冒いものを得ることが
できる。
ル領域の導電型が異なる半導体素子を同一の基板上に高
集積に形成してもラッチアップが発生することはなく、
アイソレーション特性の信頼性が冒いものを得ることが
できる。
第1図(a) 、 (b)はそれぞれ本発明による半導
体装置の一実施例を示す断面図および平面図、第2図は
従来の半導体装置の一例を示す断面図、第3図は第2図
に示す従来の半導体装置の欠点を示す説明図、第4図は
従来の半導体装置の一例を示す断面図、第5図は第4図
に示す従来の半導体装置の欠点を示す説明図、第6図(
a)ないしくi)は本発明による半導体装置の製造方法
の一実施例を示す工程図、第7図は本発明による半導体
装置の他の実施例を示す断面図である。 1・・・P−fi半導体基板、2・・・N+埋込領域、
20・・・Nウェル領域、3・・・P0埋込領域、30
・・・Pウェル領域、21・・・素子分離層。
体装置の一実施例を示す断面図および平面図、第2図は
従来の半導体装置の一例を示す断面図、第3図は第2図
に示す従来の半導体装置の欠点を示す説明図、第4図は
従来の半導体装置の一例を示す断面図、第5図は第4図
に示す従来の半導体装置の欠点を示す説明図、第6図(
a)ないしくi)は本発明による半導体装置の製造方法
の一実施例を示す工程図、第7図は本発明による半導体
装置の他の実施例を示す断面図である。 1・・・P−fi半導体基板、2・・・N+埋込領域、
20・・・Nウェル領域、3・・・P0埋込領域、30
・・・Pウェル領域、21・・・素子分離層。
Claims (1)
- 【特許請求の範囲】 1、第1導電型の半導体基板上に形成される所定の導電
型の半導体層と、上記半導体層の表面の所定箇所に形成
され、上記表面から上記半導体基板方向に向かつて不純
物濃度が小さくなる第2導電型の第1ウェル領域と、上
記半導体層の表面の上記第1ウェル領域を囲んで形成さ
れ、上記表面から上記半導体基板方向に向かつて不純物
濃度が小さくなる第1導電型の第2ウェル領域と、上記
第1ウェル領域と上記半導体基板との間にそれぞれ隣接
して設けられ、かつ、隣接する上記第1ウェル領域より
高い不純物濃度の第2導電型の第1埋込領域と、上記第
2ウェル領域と上記半導体基板との間にそれぞれ隣接し
て設けられ、かつ、隣接する上記第2ウェル領域より高
い不純物濃度の第1導電型の第2埋込領域と、上記第1
ウェル領域の少なくとも1つの領域、およびこの第1ウ
ェル領域に隣接した第1埋込領域と、上記それぞれの領
域を囲む第2ウェル領域、第2埋込領域との境界に絶縁
物が存在し、上記絶縁物を介してのみ分離されている構
造の素子分離領域と、上記第1ウェル領域および上記第
2ウェル領域にそれぞれ形成される半導体素子とを具備
することを特徴とする半導体装置。 2、特許請求の範囲第1項において、上記素子分離領域
で分離される第2ウェル領域は、絶縁物との接触面でチ
ャンネルストッパー層が上記第2ウェル領域の主表面か
ら半導体基板内部に向かつて設けられている半導体装置
。 3、特許請求の範囲第1、第2項において、上記第1ウ
ェル領域に形成される半導体素子は縦型バイポーラトラ
ンジスタおよび第1導電型のMOSトランジスタであり
、上記第2ウェル領域に形成される半導体素子は第2導
電型のMOSトランジスタである半導体装置。 4、特許請求の範囲第2、第3項において、上記チャン
ネルストッパー層が設けられた第2ウェル領域に形成さ
れている第2導電型のMOSトランジスタのソースある
いはドレイン領域が上記チャンネルストッパー層に接し
て設ける場合では、上記の重なりによつて増加するソー
スあるいはドレイン領域の接合容量が5%以内に抑えら
れる範囲で重ねられている半導体装置。 5、特許請求の範囲第1項、第2項、第3項、第4項に
おいて、上記所定の導電型の半導体層は第2導電型の半
導体層である半導体装置。 6、特許請求の範囲第5項において、上記所定の導電型
の半導体層は不純物濃度分布がほぼ均一な半導体層であ
る半導体装置。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59249339A JPS61127147A (ja) | 1984-11-26 | 1984-11-26 | 半導体装置 |
EP85113127A EP0178649B1 (en) | 1984-10-17 | 1985-10-16 | Complementary semiconductor device |
CN85108969.0A CN1004736B (zh) | 1984-10-17 | 1985-10-16 | 互补半导体器件 |
DE8585113127T DE3583575D1 (de) | 1984-10-17 | 1985-10-16 | Komplementaere halbleiteranordnung. |
KR1019850007623A KR900005124B1 (ko) | 1984-10-17 | 1985-10-16 | 상보형 반도체장치 |
US07/085,260 US4862240A (en) | 1984-10-17 | 1987-08-12 | Complementary semiconductor device |
US07/744,514 USRE34158E (en) | 1984-10-17 | 1991-08-13 | Complementary semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59249339A JPS61127147A (ja) | 1984-11-26 | 1984-11-26 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61127147A true JPS61127147A (ja) | 1986-06-14 |
Family
ID=17191544
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59249339A Pending JPS61127147A (ja) | 1984-10-17 | 1984-11-26 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61127147A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05283520A (ja) * | 1992-03-31 | 1993-10-29 | Nec Corp | 半導体装置の製造方法 |
KR20010045231A (ko) * | 1999-11-03 | 2001-06-05 | 박종섭 | 씨모스 소자의 구조 및 그의 제조 방법 |
US6987309B2 (en) | 2001-12-27 | 2006-01-17 | Kabushiki Kaisha Toshiba | Semiconductor device applied to a variable capacitance capacitor and amplifier |
DE10160118B4 (de) * | 2001-04-18 | 2008-09-25 | Mitsubishi Denki K.K. | Halbleiterelement |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57188862A (en) * | 1981-05-18 | 1982-11-19 | Hitachi Ltd | Semiconductor integrated circuit device |
JPS58155738A (ja) * | 1982-03-11 | 1983-09-16 | Mitsubishi Electric Corp | 半導体集積回路およびその製造方法 |
JPS5994861A (ja) * | 1982-11-24 | 1984-05-31 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
JPS59124153A (ja) * | 1982-12-29 | 1984-07-18 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
-
1984
- 1984-11-26 JP JP59249339A patent/JPS61127147A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57188862A (en) * | 1981-05-18 | 1982-11-19 | Hitachi Ltd | Semiconductor integrated circuit device |
JPS58155738A (ja) * | 1982-03-11 | 1983-09-16 | Mitsubishi Electric Corp | 半導体集積回路およびその製造方法 |
JPS5994861A (ja) * | 1982-11-24 | 1984-05-31 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
JPS59124153A (ja) * | 1982-12-29 | 1984-07-18 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05283520A (ja) * | 1992-03-31 | 1993-10-29 | Nec Corp | 半導体装置の製造方法 |
KR20010045231A (ko) * | 1999-11-03 | 2001-06-05 | 박종섭 | 씨모스 소자의 구조 및 그의 제조 방법 |
DE10160118B4 (de) * | 2001-04-18 | 2008-09-25 | Mitsubishi Denki K.K. | Halbleiterelement |
US6987309B2 (en) | 2001-12-27 | 2006-01-17 | Kabushiki Kaisha Toshiba | Semiconductor device applied to a variable capacitance capacitor and amplifier |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4884117A (en) | Circuit containing integrated bipolar and complementary MOS transistors on a common substrate | |
JP2965783B2 (ja) | 半導体装置およびその製造方法 | |
JPH058583B2 (ja) | ||
US6949424B2 (en) | Single poly-emitter PNP using DWELL diffusion in a BiCMOS technology | |
JPH01155653A (ja) | 高電圧併合バイポーラ/cmos集積回路 | |
US4724221A (en) | High-speed, low-power-dissipation integrated circuits | |
US6297119B1 (en) | Semiconductor device and its manufacture | |
US6251744B1 (en) | Implant method to improve characteristics of high voltage isolation and high voltage breakdown | |
JPS61127147A (ja) | 半導体装置 | |
JP2004072063A (ja) | 半導体装置及びその製造方法 | |
US5789288A (en) | Process for the fabrication of semiconductor devices having various buried regions | |
KR930009029B1 (ko) | 반도체 장치 및 그 제조방법 | |
JP2611450B2 (ja) | 半導体集積回路及びその製造方法 | |
KR100317688B1 (ko) | 반도체장치의 제조방법 | |
KR100259586B1 (ko) | 반도체장치 제조방법 | |
JPS6146062A (ja) | ラテラルトランジスタ半導体装置の製造方法 | |
KR100273132B1 (ko) | 역방향웰구조를갖는전력집적회로소자의제조방법 | |
KR100279263B1 (ko) | 에스오아이 반도체 소자 및 그 제조방법 | |
JP3066036B2 (ja) | 半導体装置 | |
JPS6360553A (ja) | 半導体装置とその製造方法 | |
JPH0637281A (ja) | 半導体記憶装置およびその製造方法 | |
JPH05198754A (ja) | 半導体装置の製造方法 | |
JPH11251426A (ja) | 半導体集積回路装置およびその製造方法 | |
JPH0258368A (ja) | 半導体装置の製造方法 | |
JPS6343343A (ja) | 半導体装置 |