JP2545762B2 - 高耐圧ｍｉｓトランジスタおよびこのトランジスタを有する相補型トランジスタの製造方法 - Google Patents
高耐圧ｍｉｓトランジスタおよびこのトランジスタを有する相補型トランジスタの製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、高耐圧ＭＩＳトランジ
スタ、およびこのトランジスタを有する相補型トランジ
スタの製造方法に関し、その電流駆動能力を向上するも
のである。
スタ、およびこのトランジスタを有する相補型トランジ
スタの製造方法に関し、その電流駆動能力を向上するも
のである。
【０００２】
【従来の技術】従来、図１８（ａ）に示す如く、例えば
ＰチャネルＭＯＳ型トランジスタを例にとって説明すれ
ば、そのドレインを高不純物濃度（Ｐ+ ）領域１０１と
それよりも低不純物濃度（Ｐ- ）のオフセット領域１０
３の２つの部分に分けて、ゲートエッジ部での電界集中
を抑制して、ドレイン耐圧を向上させるものが知られて
いる。この構造は、一般にオフセット・ゲート構造と呼
ばれている。
ＰチャネルＭＯＳ型トランジスタを例にとって説明すれ
ば、そのドレインを高不純物濃度（Ｐ+ ）領域１０１と
それよりも低不純物濃度（Ｐ- ）のオフセット領域１０
３の２つの部分に分けて、ゲートエッジ部での電界集中
を抑制して、ドレイン耐圧を向上させるものが知られて
いる。この構造は、一般にオフセット・ゲート構造と呼
ばれている。
【０００３】次に、このオフセット・ゲート構造をＮチ
ャネルトランジスタとＰチャネルトランジスタに用いた
ＣＭＯＳ（図１９参照）の製造方法について、図２０〜
図２３を用いて説明する。まず、ホトレジストにより、
Ｎチャネル，Ｐチャネル両トランジスタそれぞれオフセ
ット領域とドレイン領域とを選択し、イオン注入等によ
り形成する。
ャネルトランジスタとＰチャネルトランジスタに用いた
ＣＭＯＳ（図１９参照）の製造方法について、図２０〜
図２３を用いて説明する。まず、ホトレジストにより、
Ｎチャネル，Ｐチャネル両トランジスタそれぞれオフセ
ット領域とドレイン領域とを選択し、イオン注入等によ
り形成する。
【０００４】すなわち、図２０の如く、Ｓｉ基板にＮ-
ウェル１００，Ｐ- ウェル２００，ゲート酸化膜３０
０，厚いフィールド酸化膜（ＬＯＣＯＳ膜）３０１、必
要があれば図１９の如くチャネルストッパ領域１０４，
２０４を形成する。次いで、ゲート電極３０２をパター
ニングしたのち、Ｎチャネルトランジスタのドレイン領
域のみ開口するようにホトレジストを選択露光し、Ｎ-
オフセット領域２０３を形成すべく、例えばリン（Ｐｈ
ｏｓ）等のＮ型ドーパントをイオン注入する（図２０参
照）。
ウェル１００，Ｐ- ウェル２００，ゲート酸化膜３０
０，厚いフィールド酸化膜（ＬＯＣＯＳ膜）３０１、必
要があれば図１９の如くチャネルストッパ領域１０４，
２０４を形成する。次いで、ゲート電極３０２をパター
ニングしたのち、Ｎチャネルトランジスタのドレイン領
域のみ開口するようにホトレジストを選択露光し、Ｎ-
オフセット領域２０３を形成すべく、例えばリン（Ｐｈ
ｏｓ）等のＮ型ドーパントをイオン注入する（図２０参
照）。
【０００５】次に、Ｐチャネルトランジスタのドレイン
領域のみを開口するようにホトレジストを選択露光し、
Ｐ- オフセット領域１０３を形成すべく、例えばボロン
（Ｂｏｒｏｎ）等のＰ型ドーパントをイオン注入する
（図２１参照）。なお、Ｎ- オフセット領域２０３，Ｐ
- オフセット領域１０３の形成順序は逆としてもよい。
次に、Ｐチャネルトランジスタ，Ｎチャネルトランジス
タ各々のソース，ドレイン領域を、オフセット領域を残
すようにして選択露光されてパターニングされたホトレ
ジストをマスクとして、各々Ｐ型，Ｎ型ドーパントをイ
オン注入して形成する（図２２および図２３参照）。そ
して、活性化するための熱処理を行い、層間絶縁膜３０
３を形成し、電極とのコンタクト部を開口し、電極配線
３０４をパターニングして、図１９に示すオフセット・
ゲート構造のＣＭＯＳが製造される。
領域のみを開口するようにホトレジストを選択露光し、
Ｐ- オフセット領域１０３を形成すべく、例えばボロン
（Ｂｏｒｏｎ）等のＰ型ドーパントをイオン注入する
（図２１参照）。なお、Ｎ- オフセット領域２０３，Ｐ
- オフセット領域１０３の形成順序は逆としてもよい。
次に、Ｐチャネルトランジスタ，Ｎチャネルトランジス
タ各々のソース，ドレイン領域を、オフセット領域を残
すようにして選択露光されてパターニングされたホトレ
ジストをマスクとして、各々Ｐ型，Ｎ型ドーパントをイ
オン注入して形成する（図２２および図２３参照）。そ
して、活性化するための熱処理を行い、層間絶縁膜３０
３を形成し、電極とのコンタクト部を開口し、電極配線
３０４をパターニングして、図１９に示すオフセット・
ゲート構造のＣＭＯＳが製造される。
【０００６】このように、オフセット・ゲート構造によ
り耐圧構造とするためには、ゲート電極３０２形成後、
ホト工程４回、イオン注入工程４回（Ｎ-オフセット，
Ｐ- オフセット，Ｎ+ ソース・ドレイン，Ｐ+ ソース・
ドレイン）を必要としている。
り耐圧構造とするためには、ゲート電極３０２形成後、
ホト工程４回、イオン注入工程４回（Ｎ-オフセット，
Ｐ- オフセット，Ｎ+ ソース・ドレイン，Ｐ+ ソース・
ドレイン）を必要としている。
【０００７】
【発明が解決しようとする課題】ところで、図１８
（ａ）に示すオフセット・ゲート構造の素子を動作させ
た場合、オフセット領域１０３がドレイン領域１０１よ
り低不純物濃度とされているため、図１８（ｂ）の等価
回路に示すように、このオフセット領域１０３が高抵抗
成分として作用し、電流駆動能力が低下してしまうとい
う問題がある。
（ａ）に示すオフセット・ゲート構造の素子を動作させ
た場合、オフセット領域１０３がドレイン領域１０１よ
り低不純物濃度とされているため、図１８（ｂ）の等価
回路に示すように、このオフセット領域１０３が高抵抗
成分として作用し、電流駆動能力が低下してしまうとい
う問題がある。
【０００８】特に、図１９に示す如く、ＣＭＯＳにオフ
セット・ゲート構造を適用した場合、Ｐチャネルトラン
ジスタにおいてはもともとペア性をとるためにトランジ
スタサイズを大きくとる必要があるが、電流駆動能力が
低下するとそれが顕著になる。本発明は上記問題に鑑み
てなされたものであり、電流駆動能力の高い、オフセッ
ト・ゲート構造により高耐圧とされたＭＩＳトランジス
タを提供するものである。
セット・ゲート構造を適用した場合、Ｐチャネルトラン
ジスタにおいてはもともとペア性をとるためにトランジ
スタサイズを大きくとる必要があるが、電流駆動能力が
低下するとそれが顕著になる。本発明は上記問題に鑑み
てなされたものであり、電流駆動能力の高い、オフセッ
ト・ゲート構造により高耐圧とされたＭＩＳトランジス
タを提供するものである。
【０００９】さらに、この高耐圧ＭＩＳトランジスタを
有する相補型トランジスタをより少ない工程数で提供で
きる製造方法を提供するものである。
有する相補型トランジスタをより少ない工程数で提供で
きる製造方法を提供するものである。
【００１０】
【発明の概要】上記目的を達成するために、請求項１記
載の発明による高耐圧ＭＩＳトランジスタは、第１導電
型の半導体基板の一主面に、第２導電型の所定の不純物
濃度を有するソースおよびドレイン領域を備え、絶縁膜
を介して配設されたゲートによって導通制御されるＭＩ
Ｓ構造のトランジスタであって、前記ドレイン領域の前
記ゲートのエッジ部における電界集中を抑制すべく、前
記ゲートエッジ部と前記ドレイン領域との間に配設され
た前記ドレイン領域より低い不純物濃度の第２導電型の
オフセット領域と、このオフセット領域より広く、か
つ、深い拡散深さを有して、該オフセット領域を囲うよ
うにして形成された第１導電型で前記半導体基板よりも
高い不純物濃度を有する２重オフセット領域とを具備す
ることを特徴としている。
載の発明による高耐圧ＭＩＳトランジスタは、第１導電
型の半導体基板の一主面に、第２導電型の所定の不純物
濃度を有するソースおよびドレイン領域を備え、絶縁膜
を介して配設されたゲートによって導通制御されるＭＩ
Ｓ構造のトランジスタであって、前記ドレイン領域の前
記ゲートのエッジ部における電界集中を抑制すべく、前
記ゲートエッジ部と前記ドレイン領域との間に配設され
た前記ドレイン領域より低い不純物濃度の第２導電型の
オフセット領域と、このオフセット領域より広く、か
つ、深い拡散深さを有して、該オフセット領域を囲うよ
うにして形成された第１導電型で前記半導体基板よりも
高い不純物濃度を有する２重オフセット領域とを具備す
ることを特徴としている。
【００１１】すなわち、上記構造によれば、オフセット
領域によるドレイン耐圧は、このオフセット領域を囲う
ようにして形成された２重オフセット領域の不純物濃度
によって与えられることとなる。これは、一般にＰＮ接
合面における降状電圧が、該ＰＮ接合面を境界とする両
領域の不純物濃度の比によって決定されるためである。
領域によるドレイン耐圧は、このオフセット領域を囲う
ようにして形成された２重オフセット領域の不純物濃度
によって与えられることとなる。これは、一般にＰＮ接
合面における降状電圧が、該ＰＮ接合面を境界とする両
領域の不純物濃度の比によって決定されるためである。
【００１２】従って、ドレイン領域のゲートエッジ部に
おける電界集中を緩和するために形成されたオフセット
領域の不純物濃度は、ドレイン領域より低濃度で、か
つ、２重オフセット領域の不純物濃度とできまる耐圧構
造とする濃度にて設定される。ここで、該２重オフセッ
ト領域の不純物は半導体基板のそれよりも高く設定され
ているために、該２重オフセット領域を持たない従来の
オフセット・ゲート構造のものに比べてオフセット領域
の不純物濃度をより高くすることができ、それに伴い、
オフセット領域の抵抗成分を下げることができる。
おける電界集中を緩和するために形成されたオフセット
領域の不純物濃度は、ドレイン領域より低濃度で、か
つ、２重オフセット領域の不純物濃度とできまる耐圧構
造とする濃度にて設定される。ここで、該２重オフセッ
ト領域の不純物は半導体基板のそれよりも高く設定され
ているために、該２重オフセット領域を持たない従来の
オフセット・ゲート構造のものに比べてオフセット領域
の不純物濃度をより高くすることができ、それに伴い、
オフセット領域の抵抗成分を下げることができる。
【００１３】従って、請求項１記載の発明によれば、電
流駆動能力の高い、オフセット・ゲート構造により高耐
圧とされたＭＩＳトランジスタを提供することができる
という優れた効果がある。さらに、請求項２記載の発明
においては、基板に配設された第１導電型の第１半導体
領域と、前記基板に配設された第２導電型の第２半導体
領域との双方に対応して絶縁膜を形成するとともに該絶
縁膜を介してゲートを各々形成して、前記第１および第
２半導体領域の各々に、各々の前記ゲートと自己整合的
に、前記ゲートの両側に第１導電型で所定の拡散深さを
有し、かつ、前記第１半導体領域よりも不純物濃度の高
い第１拡散領域を形成する第１の工程と、前記第１半導
体領域に形成された少なくとも一方の前記第１拡散領域
を２重オフセット領域として、この２重オフセット領域
内に、選択的に、前記第１拡散領域の拡散深さより浅い
拡散深さを有して前記２重オフセット領域で囲まれるよ
うに、第２導電型で所定の不純物濃度のオフセット領域
を形成する第２の工程と、前記第１半導体領域に選択的
に、前記ゲートとの間に前記オフセット領域を携さえる
ようにして、第２導電型で、かつ、前記オフセット領域
よりも高不純物濃度のドレイン領域を形成するととも
に、前記第１半導体領域の他方の前記第１拡散領域側に
も第２導電型のソース領域を形成する第３の工程と、前
記第２半導体領域に選択的に、第１導電型で前記第１拡
散領域よりも高不純物濃度のドレイン領域及びソース領
域を形成する第４の工程とを含むことを特徴とする相補
型トランジスタの製造方法を提供する。
流駆動能力の高い、オフセット・ゲート構造により高耐
圧とされたＭＩＳトランジスタを提供することができる
という優れた効果がある。さらに、請求項２記載の発明
においては、基板に配設された第１導電型の第１半導体
領域と、前記基板に配設された第２導電型の第２半導体
領域との双方に対応して絶縁膜を形成するとともに該絶
縁膜を介してゲートを各々形成して、前記第１および第
２半導体領域の各々に、各々の前記ゲートと自己整合的
に、前記ゲートの両側に第１導電型で所定の拡散深さを
有し、かつ、前記第１半導体領域よりも不純物濃度の高
い第１拡散領域を形成する第１の工程と、前記第１半導
体領域に形成された少なくとも一方の前記第１拡散領域
を２重オフセット領域として、この２重オフセット領域
内に、選択的に、前記第１拡散領域の拡散深さより浅い
拡散深さを有して前記２重オフセット領域で囲まれるよ
うに、第２導電型で所定の不純物濃度のオフセット領域
を形成する第２の工程と、前記第１半導体領域に選択的
に、前記ゲートとの間に前記オフセット領域を携さえる
ようにして、第２導電型で、かつ、前記オフセット領域
よりも高不純物濃度のドレイン領域を形成するととも
に、前記第１半導体領域の他方の前記第１拡散領域側に
も第２導電型のソース領域を形成する第３の工程と、前
記第２半導体領域に選択的に、第１導電型で前記第１拡
散領域よりも高不純物濃度のドレイン領域及びソース領
域を形成する第４の工程とを含むことを特徴とする相補
型トランジスタの製造方法を提供する。
【００１４】すなわち、上記製造方法によれば、第１の
工程において、第１拡散領域は第１半導体領域および第
２半導体領域の各々に各々のゲートと自己整合的に形成
するようにしており、選択的に第１半導体領域のみに第
１拡散領域が形成されるように第２半導体領域にホトレ
ジストを被着させるホト工程を必要としない。これは、
第１半導体領域において第１拡散領域は２重オフセット
領域として用いられ、その導電型は、相補型トランジス
タの第２半導体領域におけるソース・ドレイン領域と同
じ第１導電型であるからである。
工程において、第１拡散領域は第１半導体領域および第
２半導体領域の各々に各々のゲートと自己整合的に形成
するようにしており、選択的に第１半導体領域のみに第
１拡散領域が形成されるように第２半導体領域にホトレ
ジストを被着させるホト工程を必要としない。これは、
第１半導体領域において第１拡散領域は２重オフセット
領域として用いられ、その導電型は、相補型トランジス
タの第２半導体領域におけるソース・ドレイン領域と同
じ第１導電型であるからである。
【００１５】従って、請求項２記載の発明によれば、よ
り少ない工程数で相補型トランジスタを製造できるとい
う優れた効果がある。
り少ない工程数で相補型トランジスタを製造できるとい
う優れた効果がある。
【００１６】
【実施例】以下、本発明を図に示す実施例に基づいて説
明する。図１には本発明をＰチャネルＭＯＳトランジス
タに適用した第１実施例の縦断面図を示す。図におい
て、１００は１〜５×１０16の不純物濃度を有するＮ型
Ｓｉ基板であり、高濃度（１０19〜１０20／ｃｍ3 ）に
Ｐ型不純物がドープされたソース領域１０２およびドレ
イン領域１０１、電界集中を緩和すべく比較的低濃度
（１０17〜１０18／ｃｍ3 ）にＰ型不純物がドープされ
たゲート・オフセット用の（Ｐ- ）オフセット領域１０
３を備え、ゲート酸化膜３００、ゲート電極３０２、層
間絶縁膜３０３、電極配線３０４を構成したオフセット
・ゲート構造のＰチャネルＭＯＳトランジスタが形成さ
れている。そして、このＭＯＳトランジスタのオフセッ
ト領域１０３およびドレイン領域１０１は、これら領域
よりも広く深い拡散深さを有し、そして逆の導電型であ
るＮ- 領域１０５により囲まれた構造（以下２重オフセ
ット構造という）となっている。なお、このＮ- 領域１
０５はＮ型Ｓｉ基板１００より高い不純物濃度（１０17
〜１０18の範囲内の例えば１０17／ｃｍ3 程度）とされ
ている。以下、このＮ- 領域１０５を（Ｎ- ）２重オフ
セット領域という。
明する。図１には本発明をＰチャネルＭＯＳトランジス
タに適用した第１実施例の縦断面図を示す。図におい
て、１００は１〜５×１０16の不純物濃度を有するＮ型
Ｓｉ基板であり、高濃度（１０19〜１０20／ｃｍ3 ）に
Ｐ型不純物がドープされたソース領域１０２およびドレ
イン領域１０１、電界集中を緩和すべく比較的低濃度
（１０17〜１０18／ｃｍ3 ）にＰ型不純物がドープされ
たゲート・オフセット用の（Ｐ- ）オフセット領域１０
３を備え、ゲート酸化膜３００、ゲート電極３０２、層
間絶縁膜３０３、電極配線３０４を構成したオフセット
・ゲート構造のＰチャネルＭＯＳトランジスタが形成さ
れている。そして、このＭＯＳトランジスタのオフセッ
ト領域１０３およびドレイン領域１０１は、これら領域
よりも広く深い拡散深さを有し、そして逆の導電型であ
るＮ- 領域１０５により囲まれた構造（以下２重オフセ
ット構造という）となっている。なお、このＮ- 領域１
０５はＮ型Ｓｉ基板１００より高い不純物濃度（１０17
〜１０18の範囲内の例えば１０17／ｃｍ3 程度）とされ
ている。以下、このＮ- 領域１０５を（Ｎ- ）２重オフ
セット領域という。
【００１７】ここで、本発明の対象となる高耐圧トラン
ジスタは、高耐圧にする事が要求されないいわゆる低電
圧トランジスタとは構造的に区別できるものである。例
えばゲート長Ｌにおいては低電圧トランジスタでは１μ
ｍ以下であるのに対し、高耐圧トランジスタでは１μｍ
より長く、一般に２μｍ以上である。尚、ゲート長が２
μｍ以上であると低電圧トランジスタのようにパンチス
ルーが起きることはなく、アバランシェブレークダウン
による降状が支配的となる。又、オフセット長ＯＬにお
いては低電圧トランジスタでは０．１〜０．２μｍであ
るのに対し、高耐圧トランジスタでは１μｍ以上であ
る。
ジスタは、高耐圧にする事が要求されないいわゆる低電
圧トランジスタとは構造的に区別できるものである。例
えばゲート長Ｌにおいては低電圧トランジスタでは１μ
ｍ以下であるのに対し、高耐圧トランジスタでは１μｍ
より長く、一般に２μｍ以上である。尚、ゲート長が２
μｍ以上であると低電圧トランジスタのようにパンチス
ルーが起きることはなく、アバランシェブレークダウン
による降状が支配的となる。又、オフセット長ＯＬにお
いては低電圧トランジスタでは０．１〜０．２μｍであ
るのに対し、高耐圧トランジスタでは１μｍ以上であ
る。
【００１８】公知の如く、一般に素子の耐圧はＰＮ接合
面におけるＰ型不純物濃度とＮ型不純物濃度の比によっ
て決定される。従って、本実施例において、従来の図１
８（ａ）に示すオフセット構造と同じドレイン耐圧を得
るためには、Ｎ型の２重オフセット領域１０５によりＰ
型のオフセット領域１０３およびドレイン領域１０１を
囲んでいることから、この２重オフセット領域１０５の
不純物濃度に対して耐圧構造のオフセット領域１０３の
不純物濃度を決めてやればよい。すなわち、２重オフセ
ット領域１０５の不純物濃度はＮ型Ｓｉ基板１００の不
純物濃度より高い濃度に設定されているために、その分
オフセット領域１０３内のキャリアを高濃度とすること
ができ、この抵抗層として働くオフセット領域１０３の
抵抗値を下げることができる。
面におけるＰ型不純物濃度とＮ型不純物濃度の比によっ
て決定される。従って、本実施例において、従来の図１
８（ａ）に示すオフセット構造と同じドレイン耐圧を得
るためには、Ｎ型の２重オフセット領域１０５によりＰ
型のオフセット領域１０３およびドレイン領域１０１を
囲んでいることから、この２重オフセット領域１０５の
不純物濃度に対して耐圧構造のオフセット領域１０３の
不純物濃度を決めてやればよい。すなわち、２重オフセ
ット領域１０５の不純物濃度はＮ型Ｓｉ基板１００の不
純物濃度より高い濃度に設定されているために、その分
オフセット領域１０３内のキャリアを高濃度とすること
ができ、この抵抗層として働くオフセット領域１０３の
抵抗値を下げることができる。
【００１９】すなわち、本実施例の如く２重オフセット
構造とすることにより、ドレイン耐圧を維持した上で、
オフセット領域１０３の不純物濃度を高くすることがで
き、電流駆動能力の高い高耐圧素子を得ることができ
る。また、ドレイン耐圧・電流駆動能力等の電気特性
は、基板（ウェル）１００の濃度に関係なく、提供でき
る。これは、２重オフセット構造とすれば、ブレークダ
ウンする箇所が、オフセット領域１０３、ドレイン領域
１０１および２重オフセット領域１０５の濃度分布、接
合深さによって決定されるからである。基板（ウェル）
１００の不純物濃度を高くするとブレークダウン電圧が
下がったり、接合容量・ゲート容量が大きくなるために
動作スピード（アクセスタイム）が低下してしまうとい
う不具合があるために、その濃度はある程度制限を受け
てしまうが、２重オフセット構造による高耐圧化は、ど
のようなウェル濃度、基板濃度にも適用することができ
るので、デバイス設計における自由度が増大する。
構造とすることにより、ドレイン耐圧を維持した上で、
オフセット領域１０３の不純物濃度を高くすることがで
き、電流駆動能力の高い高耐圧素子を得ることができ
る。また、ドレイン耐圧・電流駆動能力等の電気特性
は、基板（ウェル）１００の濃度に関係なく、提供でき
る。これは、２重オフセット構造とすれば、ブレークダ
ウンする箇所が、オフセット領域１０３、ドレイン領域
１０１および２重オフセット領域１０５の濃度分布、接
合深さによって決定されるからである。基板（ウェル）
１００の不純物濃度を高くするとブレークダウン電圧が
下がったり、接合容量・ゲート容量が大きくなるために
動作スピード（アクセスタイム）が低下してしまうとい
う不具合があるために、その濃度はある程度制限を受け
てしまうが、２重オフセット構造による高耐圧化は、ど
のようなウェル濃度、基板濃度にも適用することができ
るので、デバイス設計における自由度が増大する。
【００２０】以下、上述の作用を実際に試作した例を用
いて説明する。実際に試作した試料諸元について示す。
試料は、表面濃度２．３×１０16／ｃｍ3 のＮ- ウェル
１００内に高耐圧Ｐチャネルトランジスタを作成したも
ので、ソース領域１０２、ドレイン領域１０１の表面濃
度は１．５×１０19／ｃｍ3 、（Ｎ- ）２重オフセット
領域１０５の濃度は３×１０17／ｃｍ3 、（Ｐ- ）オフ
セット領域１０３は濃度４．０×１０17〜１．０×１０
18／ｃｍ3 にて作成した。なお、ゲート酸化膜３００は
３００Å、トランジスタサイズはＬ／Ｗ（ゲート長／ゲ
ート幅）＝２．６２５μｍ／６μｍ、オフセット長ＯＬ
は１．５μｍである。
いて説明する。実際に試作した試料諸元について示す。
試料は、表面濃度２．３×１０16／ｃｍ3 のＮ- ウェル
１００内に高耐圧Ｐチャネルトランジスタを作成したも
ので、ソース領域１０２、ドレイン領域１０１の表面濃
度は１．５×１０19／ｃｍ3 、（Ｎ- ）２重オフセット
領域１０５の濃度は３×１０17／ｃｍ3 、（Ｐ- ）オフ
セット領域１０３は濃度４．０×１０17〜１．０×１０
18／ｃｍ3 にて作成した。なお、ゲート酸化膜３００は
３００Å、トランジスタサイズはＬ／Ｗ（ゲート長／ゲ
ート幅）＝２．６２５μｍ／６μｍ、オフセット長ＯＬ
は１．５μｍである。
【００２１】この試作したものを用いてドレイン耐圧お
よび移動度を実測してみたところ、各々図２（ａ），
（ｂ）に示す特性が得られた（図中、黒丸のプロッ
ト）。比較のために、従来の図１８（ａ）に示すオフセ
ット・ゲート構造（Ｐ- オフセット領域の濃度は２×１
０17／ｃｍ3 としている）のドレイン耐圧、移動度を図
中白丸のプロットにて記した。
よび移動度を実測してみたところ、各々図２（ａ），
（ｂ）に示す特性が得られた（図中、黒丸のプロッ
ト）。比較のために、従来の図１８（ａ）に示すオフセ
ット・ゲート構造（Ｐ- オフセット領域の濃度は２×１
０17／ｃｍ3 としている）のドレイン耐圧、移動度を図
中白丸のプロットにて記した。
【００２２】図２（ａ）に示す如く、Ｐ- オフセット領
域１０３の不純物濃度を高くしても、２重オフセット構
造としていることにより従来のものと同様のドレイン耐
圧を確保することができている。一方、移動度に関して
は、図２（ｂ）に示す如く、Ｐ- オフセット領域１０３
の不純物濃度が高くされているため、従来構造に比べ、
１．１〜１．４倍向上しており、電流駆動能力が向上し
ていることがわかる。
域１０３の不純物濃度を高くしても、２重オフセット構
造としていることにより従来のものと同様のドレイン耐
圧を確保することができている。一方、移動度に関して
は、図２（ｂ）に示す如く、Ｐ- オフセット領域１０３
の不純物濃度が高くされているため、従来構造に比べ、
１．１〜１．４倍向上しており、電流駆動能力が向上し
ていることがわかる。
【００２３】尚、図２（ａ）において、Ｐ- オフセット
領域１０３の不純物濃度を７．４×１０17ｃｍ-3以上に
することによりドレイン耐圧が飽和するのでバラツキが
ない耐圧を得ることができる。ここで、ドレイン耐圧が
飽和する理由は、このような濃度範囲にするとＰＮ接合
部における空乏層の延びが均一になり、アバランシェブ
レークダウンする位置が素子の一定の位置になるからで
あると推察できる。
領域１０３の不純物濃度を７．４×１０17ｃｍ-3以上に
することによりドレイン耐圧が飽和するのでバラツキが
ない耐圧を得ることができる。ここで、ドレイン耐圧が
飽和する理由は、このような濃度範囲にするとＰＮ接合
部における空乏層の延びが均一になり、アバランシェブ
レークダウンする位置が素子の一定の位置になるからで
あると推察できる。
【００２４】また、Ｐ- オフセット領域１０３濃度が
１．０×１０18／ｃｍ3 の試料のＩ−Ｖ特性、ドレイン
耐圧特性を各々図３（ｂ），図４（ｂ）に示す。なお、
各々図（ａ）には、図１８（ａ）に示す従来のオフセッ
ト・ゲート構造のものの特性を併せて示す。図３
（ａ），（ｂ）に示すＩ−Ｖ特性は、Ｖｇを−２Ｖステ
ップで０Ｖから−１６Ｖまで変化させたときのドレイン
電流ＩD とドレイン電圧ＶD との特性を示している。図
３（ａ），（ｂ）を比較しても明らかなように、電流立
ち上がりは本実施例の２重オフセット構造とすることに
より急峻となっており、電流駆動能力は向上し、オフセ
ット領域１０３の抵抗成分はかなり低減できている。ま
た、オフセット領域の濃度を高くしているにもかかわら
ず、図４（ａ），（ｂ）に示す如く、従来構造に比べド
レイン耐圧は劣化しておらず、充分使用に耐え得るもの
である。
１．０×１０18／ｃｍ3 の試料のＩ−Ｖ特性、ドレイン
耐圧特性を各々図３（ｂ），図４（ｂ）に示す。なお、
各々図（ａ）には、図１８（ａ）に示す従来のオフセッ
ト・ゲート構造のものの特性を併せて示す。図３
（ａ），（ｂ）に示すＩ−Ｖ特性は、Ｖｇを−２Ｖステ
ップで０Ｖから−１６Ｖまで変化させたときのドレイン
電流ＩD とドレイン電圧ＶD との特性を示している。図
３（ａ），（ｂ）を比較しても明らかなように、電流立
ち上がりは本実施例の２重オフセット構造とすることに
より急峻となっており、電流駆動能力は向上し、オフセ
ット領域１０３の抵抗成分はかなり低減できている。ま
た、オフセット領域の濃度を高くしているにもかかわら
ず、図４（ａ），（ｂ）に示す如く、従来構造に比べド
レイン耐圧は劣化しておらず、充分使用に耐え得るもの
である。
【００２５】次に、Ｐ- オフセット領域１０３の濃度、
すなわち不純物ドーズ量の最適値について検討する。図
２（ｂ）に示す如く、不純物濃度を高く、すなわちドー
ズ量が多くなる程、移動度は向上し、電流駆動能力は向
上している。一方、図２（ａ）に示す如く、ドレイン耐
圧特性においては、ドーズ量が２重オフセット領域１０
５に対して少なすぎればＰ- オフセット領域１０３が形
成できず耐圧は低くなり、逆に多すぎればオフセット領
域１０３の濃度は高くなり過ぎ、耐圧構造としてのオフ
セット効果が失われてしまうことになる。従って、Ｐ-
オフセット領域１０３の不純物ドーズ量には最適値があ
ることが考察される。次に、実際に試作した上述の試料
諸元を用いて、Ｐ- オフセット領域１０３の濃度を変化
させたとき、すなわちＮ - ２重オフセット領域１０５へ
のＰ型不純物ドーズ量を変化させた場合のシミュレーシ
ョン結果を図５を用いて説明する。
すなわち不純物ドーズ量の最適値について検討する。図
２（ｂ）に示す如く、不純物濃度を高く、すなわちドー
ズ量が多くなる程、移動度は向上し、電流駆動能力は向
上している。一方、図２（ａ）に示す如く、ドレイン耐
圧特性においては、ドーズ量が２重オフセット領域１０
５に対して少なすぎればＰ- オフセット領域１０３が形
成できず耐圧は低くなり、逆に多すぎればオフセット領
域１０３の濃度は高くなり過ぎ、耐圧構造としてのオフ
セット効果が失われてしまうことになる。従って、Ｐ-
オフセット領域１０３の不純物ドーズ量には最適値があ
ることが考察される。次に、実際に試作した上述の試料
諸元を用いて、Ｐ- オフセット領域１０３の濃度を変化
させたとき、すなわちＮ - ２重オフセット領域１０５へ
のＰ型不純物ドーズ量を変化させた場合のシミュレーシ
ョン結果を図５を用いて説明する。
【００２６】図５（ａ），（ｂ）はゲート電極、ソース
領域を基板（ＧＮＤ）電位として、ドレイン領域に−１
６Ｖの電位を印加した際の電界分布すなわち空乏層の拡
がりを示すシミュレーション結果図であり、図６はＰチ
ャネルトランジスタのＰ- オフセット濃度とドレイン耐
圧の関係を示す特性図である。図５（ａ）はオフセット
領域１０３濃度が低い場合（Ｐ型不純物ドーズ量０．８
×１０13dose）の空乏層の拡がりを示す図である。この
場合、オフセット領域１０３とドレイン領域１０１との
間に電界が集中しており、図５（ａ）中Ａ−Ａ´間にて
ブレークダウンしている。シミュレーションによる計算
耐圧は−１５．８Ｖである。 図５（ｂ）はオフセット
領域１０３濃度が高い場合（Ｐ型不純物ドーズ量２．０
×１０13dose）の空乏層の拡がりを示す図である。この
場合、オフセット領域１０３とゲート電極との境界、ゲ
ートエッジ部に電界が集中しており、図５（ｂ）中Ｂ−
Ｂ´間にてブレークダウンしている。シミュレーション
による計算耐圧は−１４．５Ｖであった。
領域を基板（ＧＮＤ）電位として、ドレイン領域に−１
６Ｖの電位を印加した際の電界分布すなわち空乏層の拡
がりを示すシミュレーション結果図であり、図６はＰチ
ャネルトランジスタのＰ- オフセット濃度とドレイン耐
圧の関係を示す特性図である。図５（ａ）はオフセット
領域１０３濃度が低い場合（Ｐ型不純物ドーズ量０．８
×１０13dose）の空乏層の拡がりを示す図である。この
場合、オフセット領域１０３とドレイン領域１０１との
間に電界が集中しており、図５（ａ）中Ａ−Ａ´間にて
ブレークダウンしている。シミュレーションによる計算
耐圧は−１５．８Ｖである。 図５（ｂ）はオフセット
領域１０３濃度が高い場合（Ｐ型不純物ドーズ量２．０
×１０13dose）の空乏層の拡がりを示す図である。この
場合、オフセット領域１０３とゲート電極との境界、ゲ
ートエッジ部に電界が集中しており、図５（ｂ）中Ｂ−
Ｂ´間にてブレークダウンしている。シミュレーション
による計算耐圧は−１４．５Ｖであった。
【００２７】以上より、Ｐ- オフセット領域１０３は、
Ｎ-２重オフセット領域１０５より導電型を反転させて
Ｐ型領域とするとともにドレイン領域１０１より不純物
濃度を低く設定し、かつ、空乏層の拡がりが局所的に集
中しないように設計することが望まれる。次に、シミュ
レーションにより得られたＰ- オフセット濃度とドレイ
ン耐圧との関係について図６を用いて説明する。諸元
は、上述の試料諸元を用いて、オフセット領域１０３の
Ｐ型不純物のドーズ量を変化させたものである（Ｎ- ２
重オフセット領域１０５は濃度３×１０17／ｃｍ3 ）。
特性線Ａは、図５（ａ）に示すように、Ｐ- オフセット
領域とドレイン領域との間のブレークダウンにより耐圧
が決定される特性線である。特性線Ｃは、図５（ｂ）に
示すように、ゲートエッジにてブレークダウンする場合
の特性線である。特性線Ｂは、該トランジスタをＬＯＣ
ＯＳによる厚いフィールド酸化膜（ＬＯＣＯＳ膜）で囲
んで形成した際、ドレイン領域からみてゲート電極とは
逆のＬＯＣＯＳ膜側エッジ部にてブレークダウンする場
合の特性線を示し、Ｐ-オフセット領域濃度には依存し
ていない。
Ｎ-２重オフセット領域１０５より導電型を反転させて
Ｐ型領域とするとともにドレイン領域１０１より不純物
濃度を低く設定し、かつ、空乏層の拡がりが局所的に集
中しないように設計することが望まれる。次に、シミュ
レーションにより得られたＰ- オフセット濃度とドレイ
ン耐圧との関係について図６を用いて説明する。諸元
は、上述の試料諸元を用いて、オフセット領域１０３の
Ｐ型不純物のドーズ量を変化させたものである（Ｎ- ２
重オフセット領域１０５は濃度３×１０17／ｃｍ3 ）。
特性線Ａは、図５（ａ）に示すように、Ｐ- オフセット
領域とドレイン領域との間のブレークダウンにより耐圧
が決定される特性線である。特性線Ｃは、図５（ｂ）に
示すように、ゲートエッジにてブレークダウンする場合
の特性線である。特性線Ｂは、該トランジスタをＬＯＣ
ＯＳによる厚いフィールド酸化膜（ＬＯＣＯＳ膜）で囲
んで形成した際、ドレイン領域からみてゲート電極とは
逆のＬＯＣＯＳ膜側エッジ部にてブレークダウンする場
合の特性線を示し、Ｐ-オフセット領域濃度には依存し
ていない。
【００２８】図６より明らかなように、所望するドレイ
ン耐圧に対して、Ｐ- オフセット領域１０３を形成する
際の不純物ドーズ量には最適な値があり、Ｎ- ２重オフ
セット領域１０５の不純物濃度に対して最適な不純物濃
度となるようにドーズ量を決定することが望まれる。図
２４（ａ），（ｂ）はそれぞれＮチャネルトランジスタ
におけるオフセット長ＯＬとしきい値電圧ＶT との関係
図、及びオフセット長ＯＬとドレイン耐圧との関係図で
ある。図２５（ａ），（ｂ）はそれぞれＰチャネルトラ
ンジスタにおけるオフセット長ＯＬとしきい値電圧ＶT
との関係図、及びオフセット長ＯＬとドレイン耐圧との
関係図である。尚、図２４及び図２５におけるデータ
は、ゲート幅ｗ＝６μｍ、ゲート長Ｌ＝２．６２５μ
ｍ、ドレイン電流ＩD ＝ＩμＡの条件にて試作した１０
個のサンプルについて測定した結果の平均値及び３σ
n-1 データである。図２４（ａ）及び図２５（ａ）によ
りオフセット長を変化させてもしきい値ＶT が変化しな
い事がわかる。又、図２４（ｂ）及び図２５（ｂ）によ
りオフセット長が１．５μｍ以上になるとドレイン耐圧
がほぼ一定になるので耐圧設計がし易くなるという効果
がある。
ン耐圧に対して、Ｐ- オフセット領域１０３を形成する
際の不純物ドーズ量には最適な値があり、Ｎ- ２重オフ
セット領域１０５の不純物濃度に対して最適な不純物濃
度となるようにドーズ量を決定することが望まれる。図
２４（ａ），（ｂ）はそれぞれＮチャネルトランジスタ
におけるオフセット長ＯＬとしきい値電圧ＶT との関係
図、及びオフセット長ＯＬとドレイン耐圧との関係図で
ある。図２５（ａ），（ｂ）はそれぞれＰチャネルトラ
ンジスタにおけるオフセット長ＯＬとしきい値電圧ＶT
との関係図、及びオフセット長ＯＬとドレイン耐圧との
関係図である。尚、図２４及び図２５におけるデータ
は、ゲート幅ｗ＝６μｍ、ゲート長Ｌ＝２．６２５μ
ｍ、ドレイン電流ＩD ＝ＩμＡの条件にて試作した１０
個のサンプルについて測定した結果の平均値及び３σ
n-1 データである。図２４（ａ）及び図２５（ａ）によ
りオフセット長を変化させてもしきい値ＶT が変化しな
い事がわかる。又、図２４（ｂ）及び図２５（ｂ）によ
りオフセット長が１．５μｍ以上になるとドレイン耐圧
がほぼ一定になるので耐圧設計がし易くなるという効果
がある。
【００２９】次に、上記第１実施例をＣＭＯＳのＰチャ
ネルトランジスタに適用して２重オフセット構造とした
場合（図７参照）の製造方法を図８〜図１１を用いて説
明する。まず、Ｐ- 基板を用意し、このＰ- 基板の主表
面上に酸化膜を形成する。その後、後述するＮ- ウェル
１００を形成すべき領域上を選択的にレジストにてマス
クし、Ｐ- 基板内にボロン（Ｂ）を導入することにより
Ｐ- ウェル２００を形成する。そして、このＰ- ウェル
２００上を選択的にレジストにてマスクし、Ｐ- 基板内
にリン（Ｐ）を導入することによりＮ-ウェル１００を
形成する。そうした上でドライブインを行うことにより
Ｐ- ウェル２００及びＮ- ウェル１００の拡散深さを制
御する。尚、図はこれらのＰ- ウェル２００及びＮ- ウ
ェル１００を選択的にぬき出して描いている。
ネルトランジスタに適用して２重オフセット構造とした
場合（図７参照）の製造方法を図８〜図１１を用いて説
明する。まず、Ｐ- 基板を用意し、このＰ- 基板の主表
面上に酸化膜を形成する。その後、後述するＮ- ウェル
１００を形成すべき領域上を選択的にレジストにてマス
クし、Ｐ- 基板内にボロン（Ｂ）を導入することにより
Ｐ- ウェル２００を形成する。そして、このＰ- ウェル
２００上を選択的にレジストにてマスクし、Ｐ- 基板内
にリン（Ｐ）を導入することによりＮ-ウェル１００を
形成する。そうした上でドライブインを行うことにより
Ｐ- ウェル２００及びＮ- ウェル１００の拡散深さを制
御する。尚、図はこれらのＰ- ウェル２００及びＮ- ウ
ェル１００を選択的にぬき出して描いている。
【００３０】次に、いわゆるＬＯＣＯＳ酸化を行うこと
によりフィールド酸化膜３０１を形成する。その際に形
成した窒化膜及び前述のウェル領域を形成する前に形成
した酸化膜を除去し、３００Å〜４００Åの膜厚のゲー
ト酸化膜３００を形成する。次にＬＰＣＶＤ法により多
結晶シリコンを堆積し、パターニングすることによりゲ
ート電極３０２を形成し、このゲート電極３０２の表面
を酸化する。尚、必要に応じてチャネルストッパ領域１
０４，２０４を形成しておいても良い。
によりフィールド酸化膜３０１を形成する。その際に形
成した窒化膜及び前述のウェル領域を形成する前に形成
した酸化膜を除去し、３００Å〜４００Åの膜厚のゲー
ト酸化膜３００を形成する。次にＬＰＣＶＤ法により多
結晶シリコンを堆積し、パターニングすることによりゲ
ート電極３０２を形成し、このゲート電極３０２の表面
を酸化する。尚、必要に応じてチャネルストッパ領域１
０４，２０４を形成しておいても良い。
【００３１】次に、Ｎ- オフセット領域１０５，２０３
をゲート電極３０２と自己整合的に形成すべく、基板全
面にイオン注入（例えば隣、Ｐ）を行う。そして、接合
深さが後に形成するドレイン領域の接合深さより深くな
るように、活性化も兼ねて熱処理を行う。なお、この熱
処理はゲート電極３０２上に酸化膜を形成する熱処理を
兼ねてもよい。なお、イオン注入における加速電圧だけ
で接合深さがドレイン領域より深く設定できれば、この
限りではない。前述した試作デバイスは、隣（Ｐｈｏ
ｓ．）を９０keＶ，７×１０12doseイオン注入したの
ち、１０００℃４０分の熱処理を行っている（図８参
照）。
をゲート電極３０２と自己整合的に形成すべく、基板全
面にイオン注入（例えば隣、Ｐ）を行う。そして、接合
深さが後に形成するドレイン領域の接合深さより深くな
るように、活性化も兼ねて熱処理を行う。なお、この熱
処理はゲート電極３０２上に酸化膜を形成する熱処理を
兼ねてもよい。なお、イオン注入における加速電圧だけ
で接合深さがドレイン領域より深く設定できれば、この
限りではない。前述した試作デバイスは、隣（Ｐｈｏ
ｓ．）を９０keＶ，７×１０12doseイオン注入したの
ち、１０００℃４０分の熱処理を行っている（図８参
照）。
【００３２】次に、Ｐ- オフセット領域１０３を形成す
べく、ホトレジストにより選択的に開口形成し、イオン
注入（例えばＢｏｒｏｎ）を行う（図９参照）。尚、こ
のホトレジスト形成工程は、レジストを全面に塗布した
後に選択的に露光・現象を行うホト工程により行われ
る。Ｐ- オフセット領域１０３の接合深さがＮ- ２重オ
フセット領域１０５より浅くなるよう加速電圧を設定
し、ドーズ量は導電型がＰ - に反転し、かつ、所望のド
レイン耐圧が得られるように設定する。前述した試作デ
バイスは、ボロン（Ｂｏｒｏｎ）を３０keＶ，１．６×
１０13doseとし、活性化等熱処理を経て、最終的には、
Ｐ- オフセット領域１０３，Ｎ- ２重オフセット領域１
０５の接合深さはそれぞれ０．１μｍ，０．３μｍ程度
とした。
べく、ホトレジストにより選択的に開口形成し、イオン
注入（例えばＢｏｒｏｎ）を行う（図９参照）。尚、こ
のホトレジスト形成工程は、レジストを全面に塗布した
後に選択的に露光・現象を行うホト工程により行われ
る。Ｐ- オフセット領域１０３の接合深さがＮ- ２重オ
フセット領域１０５より浅くなるよう加速電圧を設定
し、ドーズ量は導電型がＰ - に反転し、かつ、所望のド
レイン耐圧が得られるように設定する。前述した試作デ
バイスは、ボロン（Ｂｏｒｏｎ）を３０keＶ，１．６×
１０13doseとし、活性化等熱処理を経て、最終的には、
Ｐ- オフセット領域１０３，Ｎ- ２重オフセット領域１
０５の接合深さはそれぞれ０．１μｍ，０．３μｍ程度
とした。
【００３３】次に、ＰチャネルトランジスタのＰ+ ソー
ス・ドレイン領域１０２，１０１を形成すべく、ホトレ
ジストを選択露光し、イオン注入（例えばＢｏｒｏｎ）
を行い（図１０参照）、Ｎチャネルトランジスタも同様
に、Ｎ+ ソース・ドレイン領域２０１，２０２を形成す
べくホトレジストを選択露光し、イオン注入（例えばヒ
素、Ａｓ）する（図１１参照）。そして、活性化したの
ち、層間絶縁膜３０３、コンタクト穴開口，電極配線３
０４のパターニングを行なって、図７に示すＣＭＯＳが
製造される。
ス・ドレイン領域１０２，１０１を形成すべく、ホトレ
ジストを選択露光し、イオン注入（例えばＢｏｒｏｎ）
を行い（図１０参照）、Ｎチャネルトランジスタも同様
に、Ｎ+ ソース・ドレイン領域２０１，２０２を形成す
べくホトレジストを選択露光し、イオン注入（例えばヒ
素、Ａｓ）する（図１１参照）。そして、活性化したの
ち、層間絶縁膜３０３、コンタクト穴開口，電極配線３
０４のパターニングを行なって、図７に示すＣＭＯＳが
製造される。
【００３４】なお、Ｐ+ ソース・ドレイン領域１０２，
１０１の接合深さは、０．２５μｍ程度とした。このよ
うに、上記製造方法によれば、Ｐチャネルトランジスタ
のＮ- ２重オフセット領域１０５とＮチャネルトランジ
スタのＮ- オフセット領域２０３を同時に形成できるた
め、ホト工程３回、イオン注入工程４回で高耐圧化され
たＣＭＯＳが提供でき、上述の図２０〜図２３に示すオ
フセット・ゲート構造の製造方法に比べ、ホト工程回数
を１回削減できる。
１０１の接合深さは、０．２５μｍ程度とした。このよ
うに、上記製造方法によれば、Ｐチャネルトランジスタ
のＮ- ２重オフセット領域１０５とＮチャネルトランジ
スタのＮ- オフセット領域２０３を同時に形成できるた
め、ホト工程３回、イオン注入工程４回で高耐圧化され
たＣＭＯＳが提供でき、上述の図２０〜図２３に示すオ
フセット・ゲート構造の製造方法に比べ、ホト工程回数
を１回削減できる。
【００３５】また、ＣＭＯＳを構成する場合、一般に高
耐圧Ｐチャネルトランジスタの方が高耐圧Ｎチャネルト
ランジスタに比べて電流駆動能力は低く、トランジスタ
サイズを大きくすることにより、両トランジスタのバラ
ンスをとっているのが現状である。従って、上記第１実
施例の如く、ＣＭＯＳにおいてＰチャネルトランジスタ
を２重オフセット構造とすれば、トランジスタサイズを
小さくしても電流駆動能力を向上させることが可能であ
るため、小さいトランジスタサイズで両トランジスタの
ペア性がとれることとなり、集積化に有利となる。
耐圧Ｐチャネルトランジスタの方が高耐圧Ｎチャネルト
ランジスタに比べて電流駆動能力は低く、トランジスタ
サイズを大きくすることにより、両トランジスタのバラ
ンスをとっているのが現状である。従って、上記第１実
施例の如く、ＣＭＯＳにおいてＰチャネルトランジスタ
を２重オフセット構造とすれば、トランジスタサイズを
小さくしても電流駆動能力を向上させることが可能であ
るため、小さいトランジスタサイズで両トランジスタの
ペア性がとれることとなり、集積化に有利となる。
【００３６】次に、図１２〜図１７に本発明の他の実施
例の断面構造図を示す。図１２は、高耐圧用のＰ- オフ
セット領域１０３をドレイン領域１０１側のみならず、
ソース領域１０２側にも配置し、さらに、ソース・ドレ
イン共にＮ- オフセット領域１０５により２重オフセッ
ト構造とした高耐圧Ｐチャネルトランジスタ例である。
例の断面構造図を示す。図１２は、高耐圧用のＰ- オフ
セット領域１０３をドレイン領域１０１側のみならず、
ソース領域１０２側にも配置し、さらに、ソース・ドレ
イン共にＮ- オフセット領域１０５により２重オフセッ
ト構造とした高耐圧Ｐチャネルトランジスタ例である。
【００３７】図１３は、ドレイン領域１０１のＬＯＣＯ
Ｓ膜３０１エッジ部からのブークダウンを考慮して、Ｌ
ＯＣＯＳ膜３０１側にもＰ- オフセット領域１０３を配
設して、Ｎ- オフセット領域１０５により２重オフセッ
ト構造とした高耐圧Ｐチャネルトランジスタ例である。
上述の種々の実施例においては、高耐圧Ｐチャネルトラ
ンジスタに２重オフセット構造を適用した例を示した
が、高耐圧Ｎチャネルトランジスタにも適用することが
できる。例えば、ＥＰＲＯＭ等不揮発性メモリの書き込
み回路においては、高耐圧Ｎチャネルトランジスタの電
流駆動能力を高くすれば、書き込み特性が向上すること
が提唱されており、その点においても２重オフセット構
造は有利である。尚、ＥＰＲＯＭやＥＥＰＲＯＭ用の高
耐圧トランジスタとしては信号の書き込み電圧が１２±
０．５Ｖであるので一般に１８Ｖ以上の耐圧が要求され
る。
Ｓ膜３０１エッジ部からのブークダウンを考慮して、Ｌ
ＯＣＯＳ膜３０１側にもＰ- オフセット領域１０３を配
設して、Ｎ- オフセット領域１０５により２重オフセッ
ト構造とした高耐圧Ｐチャネルトランジスタ例である。
上述の種々の実施例においては、高耐圧Ｐチャネルトラ
ンジスタに２重オフセット構造を適用した例を示した
が、高耐圧Ｎチャネルトランジスタにも適用することが
できる。例えば、ＥＰＲＯＭ等不揮発性メモリの書き込
み回路においては、高耐圧Ｎチャネルトランジスタの電
流駆動能力を高くすれば、書き込み特性が向上すること
が提唱されており、その点においても２重オフセット構
造は有利である。尚、ＥＰＲＯＭやＥＥＰＲＯＭ用の高
耐圧トランジスタとしては信号の書き込み電圧が１２±
０．５Ｖであるので一般に１８Ｖ以上の耐圧が要求され
る。
【００３８】図１４に上記第１実施例に対応してＮチャ
ネルトランジスタに適用した例、図１５，１６には上述
の図１２，１３に対応してＮチャネルトランジスタに適
用した例を示す。なお、図中、２０５はＰ- ２重オフセ
ット領域である。また、上述した種々の実施例において
は、高耐圧用のＰ- あるいはＮ- オフセット領域１０
３，２０３のみならず高濃度ソース・ドレイン領域も２
重オフセット領域１０５，２０５にて囲むような構造と
しているが、例えばＰチャネルトランジスタを例にとれ
ば、図１７に示す如く、Ｐ- オフセット領域１０３のみ
を囲む構造としてもドレイン耐圧を確保するとともに電
流駆動能力を向上させることができる。尚、この図１７
に示すように２重オフセット領域１０５がＰ- オフセッ
ト領域１０３のみを囲む構造とした場合には、耐圧設計
を行う際に、Ｐ- オフセット領域１０３と２重オフセッ
ト領域１０５との不純物濃度の関係、ドレイン領域１０
１と２重オフセット領域１０５との不純物濃度の関係、
ドレイン領域１０１とＮ型Ｓｉ基板１００との不純物濃
度の関係の全てを考慮しなければならないが、図１に示
す構造のように２重オフセット領域１０５がドレイン領
域１０１をも囲むようにする場合には、Ｐ- オフセット
領域１０３と２重オフセット領域１０５との不純物濃度
の関係及びドレイン領域１０１と２重オフセット領域１
０５との不純物濃度の関係を考慮しさえすれば良いの
で、その分耐圧設計がし易くなるという効果がある。
ネルトランジスタに適用した例、図１５，１６には上述
の図１２，１３に対応してＮチャネルトランジスタに適
用した例を示す。なお、図中、２０５はＰ- ２重オフセ
ット領域である。また、上述した種々の実施例において
は、高耐圧用のＰ- あるいはＮ- オフセット領域１０
３，２０３のみならず高濃度ソース・ドレイン領域も２
重オフセット領域１０５，２０５にて囲むような構造と
しているが、例えばＰチャネルトランジスタを例にとれ
ば、図１７に示す如く、Ｐ- オフセット領域１０３のみ
を囲む構造としてもドレイン耐圧を確保するとともに電
流駆動能力を向上させることができる。尚、この図１７
に示すように２重オフセット領域１０５がＰ- オフセッ
ト領域１０３のみを囲む構造とした場合には、耐圧設計
を行う際に、Ｐ- オフセット領域１０３と２重オフセッ
ト領域１０５との不純物濃度の関係、ドレイン領域１０
１と２重オフセット領域１０５との不純物濃度の関係、
ドレイン領域１０１とＮ型Ｓｉ基板１００との不純物濃
度の関係の全てを考慮しなければならないが、図１に示
す構造のように２重オフセット領域１０５がドレイン領
域１０１をも囲むようにする場合には、Ｐ- オフセット
領域１０３と２重オフセット領域１０５との不純物濃度
の関係及びドレイン領域１０１と２重オフセット領域１
０５との不純物濃度の関係を考慮しさえすれば良いの
で、その分耐圧設計がし易くなるという効果がある。
【００３９】上述の説明では、ゲート絶縁膜として酸化
膜を形成するＭＯＳトランジスタに本発明に採用した例
を示したが、本発明はゲート絶縁膜として窒化膜等の他
の絶縁膜を形成したＭＩＳトランジスタに採用可能であ
る。
膜を形成するＭＯＳトランジスタに本発明に採用した例
を示したが、本発明はゲート絶縁膜として窒化膜等の他
の絶縁膜を形成したＭＩＳトランジスタに採用可能であ
る。
【図１】本発明第１実施例を適用したＰチャネルトラン
ジスタの断面構造図である。
ジスタの断面構造図である。
【図２】図（ａ）は図１に示すもののドレイン耐圧を示
す特性図、図（ｂ）は図１に示すものの移動度を示す特
性図である。
す特性図、図（ｂ）は図１に示すものの移動度を示す特
性図である。
【図３】図（ａ）は従来構造のＩ−Ｖ特性図、図（ｂ）
は、第１実施例構造のＩ−Ｖ特性図である。
は、第１実施例構造のＩ−Ｖ特性図である。
【図４】図（ａ）は従来構造のドレイン耐圧特性図、図
（ｂ）は、第１実施例構造のドレイン耐圧特性図であ
る。
（ｂ）は、第１実施例構造のドレイン耐圧特性図であ
る。
【図５】図（ａ），（ｂ）は共に第１実施例における電
界分布を示すシミュレーション結果図である。
界分布を示すシミュレーション結果図である。
【図６】ドレイン耐圧特性図である。
【図７】第１実施例をＣＭＯＳデバイスに適用した断面
構造図である。
構造図である。
【図８】図７に示すものの製造工程を説明するための断
面構造図である。
面構造図である。
【図９】図７に示すものの製造工程を説明するための断
面構造図である。
面構造図である。
【図１０】図７に示すものの製造工程を説明するための
断面構造図である。
断面構造図である。
【図１１】図７に示すものの製造工程を説明するための
断面構造図である。
断面構造図である。
【図１２】本発明の他の実施例を示す断面構造図であ
る。
る。
【図１３】本発明の他の実施例を示す断面構造図であ
る。
る。
【図１４】本発明の他の実施例を示す断面構造図であ
る。
る。
【図１５】本発明の他の実施例を示す断面構造図であ
る。
る。
【図１６】本発明の他の実施例を示す断面構造図であ
る。
る。
【図１７】本発明の他の実施例を示す断面構造図であ
る。
る。
【図１８】図（ａ）は従来の耐圧構造を示す縦断構造
図、図（ｂ）はその等価回路図である。
図、図（ｂ）はその等価回路図である。
【図１９】図１８の従来構造をＣＭＯＳデバイスに適用
した断面構造図である。
した断面構造図である。
【図２０】図１９に示すものの製造工程を説明するため
の断面構造図である。
の断面構造図である。
【図２１】図１９に示すものの製造工程を説明するため
の断面構造図である。
の断面構造図である。
【図２２】図１９に示すものの製造工程を説明するため
の断面構造図である。
の断面構造図である。
【図２３】図１９に示すものの製造工程を説明するため
の断面構造図である。
の断面構造図である。
【図２４】図（ａ）はＮチャネルトランジスタのオフセ
ット長としきい値電圧との関係図、図（ｂ）はオフセッ
ト長とドレイン耐圧との関係図である。
ット長としきい値電圧との関係図、図（ｂ）はオフセッ
ト長とドレイン耐圧との関係図である。
【図２５】図（ａ）はＰチャネルトランジスタのオフセ
ット長としきい値電圧との関係図、図（ｂ）はオフセッ
ト長とドレイン耐圧との関係図である。
ット長としきい値電圧との関係図、図（ｂ）はオフセッ
ト長とドレイン耐圧との関係図である。
１０１ ドレイン領域 １０２ ソース領域 １０３ オフセット領域 １０５ ２重オフセット領域 ３０２ ゲート電極
Claims (2)
- 【請求項１】 第１導電型の半導体基板の一主面に、第
２導電型の所定の不純物濃度を有するソースおよびドレ
イン領域を備え、絶縁膜を介して配設されたゲートによ
って導通制御され、また、所定の電圧が前記ドレイン領
域と前記ソース領域間に印加されることで、前記ドレイ
ン領域と前記半導体領基板の方が、前記ソース領域と前
記半導体基板間に比べて電界集中するＭＩＳ構造のトラ
ンジスタであって、 前記ドレイン領域の前記ゲートのエッジ部における電界
集中を抑制すべく、前記ゲートエッジ部と前記ドレイン
領域との間に配設された前記ドレイン領域より低い不純
物濃度の第２導電型のオフセット領域と、 このオフセット領域より広く、かつ、深い拡散深さを有
して、該オフセット領域を囲うようにして形成された第
１導電型で前記半導体基板よりも高い不純物濃度を有す
る２重オフセット領域とを具備することを特徴とする高
耐圧ＭＩＳトランジスタ。 - 【請求項２】 基板に配設された第１導電型の第１半導
体領域と、前記基板に配設された第２導電型の第２半導
体領域との双方に対応して絶縁膜を形成するとともに該
絶縁膜を介してゲートを各々形成して、前記第１および
第２半導体領域の各々に、各々の前記ゲートと自己整合
的に、前記ゲートの両側に第１導電型で所定の拡散深さ
を有し、かつ、前記第１半導体領域よりも不純物濃度の
高い第１拡散領域を形成する第１の工程と、前記第１半
導体領域に形成された少なくとも一方の前記第１拡散領
域を２重オフセット領域として、この２重オフセット領
域内に、選択的に、前記第１拡散領域の拡散深さより浅
い拡散深さを有して前記２重オフセット領域で囲まれる
ように、第２導電型で所定の不純物濃度のオフセット領
域を形成する第２の工程と、前記第１半導体領域に選択
的に、前記ゲートとの間に前記オフセット領域を携さえ
るようにして、第２導電型で、かつ、前記オフセット領
域よりも高不純物濃度のドレイン領域を形成するととも
に、前記第１半導体領域の他方の前記第１拡散領域側に
も第２導電型のソース領域を形成する第３の工程と、前
記第２半導体領域に選択的に、第１導電型で前記第１拡
散領域よりも高不純物濃度のドレイン領域及びソース領
域を形成する第４の工程とを含むことを特徴とする相補
型トランジスタの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3005974A JP2545762B2 (ja) | 1990-04-13 | 1991-01-22 | 高耐圧ｍｉｓトランジスタおよびこのトランジスタを有する相補型トランジスタの製造方法 |
| US07/680,148 US5216272A (en) | 1990-04-13 | 1991-04-03 | High withstanding voltage MIS transistor |
| DE4112072A DE4112072C2 (de) | 1990-04-13 | 1991-04-12 | MIS-Transistor mit hoher Stehspannung und Verfahren zu seiner Herstellung |
| US08/047,543 US5342802A (en) | 1990-04-13 | 1993-02-24 | Method of manufacturing a complementary MIS transistor |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-97898 | 1990-04-13 | ||
| JP9789890 | 1990-04-13 | ||
| JP3005974A JP2545762B2 (ja) | 1990-04-13 | 1991-01-22 | 高耐圧ｍｉｓトランジスタおよびこのトランジスタを有する相補型トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04212465A JPH04212465A (ja) | 1992-08-04 |
| JP2545762B2 true JP2545762B2 (ja) | 1996-10-23 |
Family
ID=26340020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3005974A Expired - Lifetime JP2545762B2 (ja) | 1990-04-13 | 1991-01-22 | 高耐圧ｍｉｓトランジスタおよびこのトランジスタを有する相補型トランジスタの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5216272A (ja) |
| JP (1) | JP2545762B2 (ja) |
| DE (1) | DE4112072C2 (ja) |
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