JP2545762B2 - 高耐圧misトランジスタおよびこのトランジスタを有する相補型トランジスタの製造方法 - Google Patents
高耐圧misトランジスタおよびこのトランジスタを有する相補型トランジスタの製造方法Info
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Description
【0001】
【産業上の利用分野】本発明は、高耐圧MISトランジ
スタ、およびこのトランジスタを有する相補型トランジ
スタの製造方法に関し、その電流駆動能力を向上するも
のである。
スタ、およびこのトランジスタを有する相補型トランジ
スタの製造方法に関し、その電流駆動能力を向上するも
のである。
【0002】
【従来の技術】従来、図18(a)に示す如く、例えば
PチャネルMOS型トランジスタを例にとって説明すれ
ば、そのドレインを高不純物濃度(P+ )領域101と
それよりも低不純物濃度(P- )のオフセット領域10
3の2つの部分に分けて、ゲートエッジ部での電界集中
を抑制して、ドレイン耐圧を向上させるものが知られて
いる。この構造は、一般にオフセット・ゲート構造と呼
ばれている。
PチャネルMOS型トランジスタを例にとって説明すれ
ば、そのドレインを高不純物濃度(P+ )領域101と
それよりも低不純物濃度(P- )のオフセット領域10
3の2つの部分に分けて、ゲートエッジ部での電界集中
を抑制して、ドレイン耐圧を向上させるものが知られて
いる。この構造は、一般にオフセット・ゲート構造と呼
ばれている。
【0003】次に、このオフセット・ゲート構造をNチ
ャネルトランジスタとPチャネルトランジスタに用いた
CMOS(図19参照)の製造方法について、図20〜
図23を用いて説明する。まず、ホトレジストにより、
Nチャネル,Pチャネル両トランジスタそれぞれオフセ
ット領域とドレイン領域とを選択し、イオン注入等によ
り形成する。
ャネルトランジスタとPチャネルトランジスタに用いた
CMOS(図19参照)の製造方法について、図20〜
図23を用いて説明する。まず、ホトレジストにより、
Nチャネル,Pチャネル両トランジスタそれぞれオフセ
ット領域とドレイン領域とを選択し、イオン注入等によ
り形成する。
【0004】すなわち、図20の如く、Si基板にN-
ウェル100,P- ウェル200,ゲート酸化膜30
0,厚いフィールド酸化膜(LOCOS膜)301、必
要があれば図19の如くチャネルストッパ領域104,
204を形成する。次いで、ゲート電極302をパター
ニングしたのち、Nチャネルトランジスタのドレイン領
域のみ開口するようにホトレジストを選択露光し、N-
オフセット領域203を形成すべく、例えばリン(Ph
os)等のN型ドーパントをイオン注入する(図20参
照)。
ウェル100,P- ウェル200,ゲート酸化膜30
0,厚いフィールド酸化膜(LOCOS膜)301、必
要があれば図19の如くチャネルストッパ領域104,
204を形成する。次いで、ゲート電極302をパター
ニングしたのち、Nチャネルトランジスタのドレイン領
域のみ開口するようにホトレジストを選択露光し、N-
オフセット領域203を形成すべく、例えばリン(Ph
os)等のN型ドーパントをイオン注入する(図20参
照)。
【0005】次に、Pチャネルトランジスタのドレイン
領域のみを開口するようにホトレジストを選択露光し、
P- オフセット領域103を形成すべく、例えばボロン
(Boron)等のP型ドーパントをイオン注入する
(図21参照)。なお、N- オフセット領域203,P
- オフセット領域103の形成順序は逆としてもよい。
次に、Pチャネルトランジスタ,Nチャネルトランジス
タ各々のソース,ドレイン領域を、オフセット領域を残
すようにして選択露光されてパターニングされたホトレ
ジストをマスクとして、各々P型,N型ドーパントをイ
オン注入して形成する(図22および図23参照)。そ
して、活性化するための熱処理を行い、層間絶縁膜30
3を形成し、電極とのコンタクト部を開口し、電極配線
304をパターニングして、図19に示すオフセット・
ゲート構造のCMOSが製造される。
領域のみを開口するようにホトレジストを選択露光し、
P- オフセット領域103を形成すべく、例えばボロン
(Boron)等のP型ドーパントをイオン注入する
(図21参照)。なお、N- オフセット領域203,P
- オフセット領域103の形成順序は逆としてもよい。
次に、Pチャネルトランジスタ,Nチャネルトランジス
タ各々のソース,ドレイン領域を、オフセット領域を残
すようにして選択露光されてパターニングされたホトレ
ジストをマスクとして、各々P型,N型ドーパントをイ
オン注入して形成する(図22および図23参照)。そ
して、活性化するための熱処理を行い、層間絶縁膜30
3を形成し、電極とのコンタクト部を開口し、電極配線
304をパターニングして、図19に示すオフセット・
ゲート構造のCMOSが製造される。
【0006】このように、オフセット・ゲート構造によ
り耐圧構造とするためには、ゲート電極302形成後、
ホト工程4回、イオン注入工程4回(N-オフセット,
P- オフセット,N+ ソース・ドレイン,P+ ソース・
ドレイン)を必要としている。
り耐圧構造とするためには、ゲート電極302形成後、
ホト工程4回、イオン注入工程4回(N-オフセット,
P- オフセット,N+ ソース・ドレイン,P+ ソース・
ドレイン)を必要としている。
【0007】
【発明が解決しようとする課題】ところで、図18
(a)に示すオフセット・ゲート構造の素子を動作させ
た場合、オフセット領域103がドレイン領域101よ
り低不純物濃度とされているため、図18(b)の等価
回路に示すように、このオフセット領域103が高抵抗
成分として作用し、電流駆動能力が低下してしまうとい
う問題がある。
(a)に示すオフセット・ゲート構造の素子を動作させ
た場合、オフセット領域103がドレイン領域101よ
り低不純物濃度とされているため、図18(b)の等価
回路に示すように、このオフセット領域103が高抵抗
成分として作用し、電流駆動能力が低下してしまうとい
う問題がある。
【0008】特に、図19に示す如く、CMOSにオフ
セット・ゲート構造を適用した場合、Pチャネルトラン
ジスタにおいてはもともとペア性をとるためにトランジ
スタサイズを大きくとる必要があるが、電流駆動能力が
低下するとそれが顕著になる。本発明は上記問題に鑑み
てなされたものであり、電流駆動能力の高い、オフセッ
ト・ゲート構造により高耐圧とされたMISトランジス
タを提供するものである。
セット・ゲート構造を適用した場合、Pチャネルトラン
ジスタにおいてはもともとペア性をとるためにトランジ
スタサイズを大きくとる必要があるが、電流駆動能力が
低下するとそれが顕著になる。本発明は上記問題に鑑み
てなされたものであり、電流駆動能力の高い、オフセッ
ト・ゲート構造により高耐圧とされたMISトランジス
タを提供するものである。
【0009】さらに、この高耐圧MISトランジスタを
有する相補型トランジスタをより少ない工程数で提供で
きる製造方法を提供するものである。
有する相補型トランジスタをより少ない工程数で提供で
きる製造方法を提供するものである。
【0010】
【発明の概要】上記目的を達成するために、請求項1記
載の発明による高耐圧MISトランジスタは、第1導電
型の半導体基板の一主面に、第2導電型の所定の不純物
濃度を有するソースおよびドレイン領域を備え、絶縁膜
を介して配設されたゲートによって導通制御されるMI
S構造のトランジスタであって、前記ドレイン領域の前
記ゲートのエッジ部における電界集中を抑制すべく、前
記ゲートエッジ部と前記ドレイン領域との間に配設され
た前記ドレイン領域より低い不純物濃度の第2導電型の
オフセット領域と、このオフセット領域より広く、か
つ、深い拡散深さを有して、該オフセット領域を囲うよ
うにして形成された第1導電型で前記半導体基板よりも
高い不純物濃度を有する2重オフセット領域とを具備す
ることを特徴としている。
載の発明による高耐圧MISトランジスタは、第1導電
型の半導体基板の一主面に、第2導電型の所定の不純物
濃度を有するソースおよびドレイン領域を備え、絶縁膜
を介して配設されたゲートによって導通制御されるMI
S構造のトランジスタであって、前記ドレイン領域の前
記ゲートのエッジ部における電界集中を抑制すべく、前
記ゲートエッジ部と前記ドレイン領域との間に配設され
た前記ドレイン領域より低い不純物濃度の第2導電型の
オフセット領域と、このオフセット領域より広く、か
つ、深い拡散深さを有して、該オフセット領域を囲うよ
うにして形成された第1導電型で前記半導体基板よりも
高い不純物濃度を有する2重オフセット領域とを具備す
ることを特徴としている。
【0011】すなわち、上記構造によれば、オフセット
領域によるドレイン耐圧は、このオフセット領域を囲う
ようにして形成された2重オフセット領域の不純物濃度
によって与えられることとなる。これは、一般にPN接
合面における降状電圧が、該PN接合面を境界とする両
領域の不純物濃度の比によって決定されるためである。
領域によるドレイン耐圧は、このオフセット領域を囲う
ようにして形成された2重オフセット領域の不純物濃度
によって与えられることとなる。これは、一般にPN接
合面における降状電圧が、該PN接合面を境界とする両
領域の不純物濃度の比によって決定されるためである。
【0012】従って、ドレイン領域のゲートエッジ部に
おける電界集中を緩和するために形成されたオフセット
領域の不純物濃度は、ドレイン領域より低濃度で、か
つ、2重オフセット領域の不純物濃度とできまる耐圧構
造とする濃度にて設定される。ここで、該2重オフセッ
ト領域の不純物は半導体基板のそれよりも高く設定され
ているために、該2重オフセット領域を持たない従来の
オフセット・ゲート構造のものに比べてオフセット領域
の不純物濃度をより高くすることができ、それに伴い、
オフセット領域の抵抗成分を下げることができる。
おける電界集中を緩和するために形成されたオフセット
領域の不純物濃度は、ドレイン領域より低濃度で、か
つ、2重オフセット領域の不純物濃度とできまる耐圧構
造とする濃度にて設定される。ここで、該2重オフセッ
ト領域の不純物は半導体基板のそれよりも高く設定され
ているために、該2重オフセット領域を持たない従来の
オフセット・ゲート構造のものに比べてオフセット領域
の不純物濃度をより高くすることができ、それに伴い、
オフセット領域の抵抗成分を下げることができる。
【0013】従って、請求項1記載の発明によれば、電
流駆動能力の高い、オフセット・ゲート構造により高耐
圧とされたMISトランジスタを提供することができる
という優れた効果がある。さらに、請求項2記載の発明
においては、基板に配設された第1導電型の第1半導体
領域と、前記基板に配設された第2導電型の第2半導体
領域との双方に対応して絶縁膜を形成するとともに該絶
縁膜を介してゲートを各々形成して、前記第1および第
2半導体領域の各々に、各々の前記ゲートと自己整合的
に、前記ゲートの両側に第1導電型で所定の拡散深さを
有し、かつ、前記第1半導体領域よりも不純物濃度の高
い第1拡散領域を形成する第1の工程と、前記第1半導
体領域に形成された少なくとも一方の前記第1拡散領域
を2重オフセット領域として、この2重オフセット領域
内に、選択的に、前記第1拡散領域の拡散深さより浅い
拡散深さを有して前記2重オフセット領域で囲まれるよ
うに、第2導電型で所定の不純物濃度のオフセット領域
を形成する第2の工程と、前記第1半導体領域に選択的
に、前記ゲートとの間に前記オフセット領域を携さえる
ようにして、第2導電型で、かつ、前記オフセット領域
よりも高不純物濃度のドレイン領域を形成するととも
に、前記第1半導体領域の他方の前記第1拡散領域側に
も第2導電型のソース領域を形成する第3の工程と、前
記第2半導体領域に選択的に、第1導電型で前記第1拡
散領域よりも高不純物濃度のドレイン領域及びソース領
域を形成する第4の工程とを含むことを特徴とする相補
型トランジスタの製造方法を提供する。
流駆動能力の高い、オフセット・ゲート構造により高耐
圧とされたMISトランジスタを提供することができる
という優れた効果がある。さらに、請求項2記載の発明
においては、基板に配設された第1導電型の第1半導体
領域と、前記基板に配設された第2導電型の第2半導体
領域との双方に対応して絶縁膜を形成するとともに該絶
縁膜を介してゲートを各々形成して、前記第1および第
2半導体領域の各々に、各々の前記ゲートと自己整合的
に、前記ゲートの両側に第1導電型で所定の拡散深さを
有し、かつ、前記第1半導体領域よりも不純物濃度の高
い第1拡散領域を形成する第1の工程と、前記第1半導
体領域に形成された少なくとも一方の前記第1拡散領域
を2重オフセット領域として、この2重オフセット領域
内に、選択的に、前記第1拡散領域の拡散深さより浅い
拡散深さを有して前記2重オフセット領域で囲まれるよ
うに、第2導電型で所定の不純物濃度のオフセット領域
を形成する第2の工程と、前記第1半導体領域に選択的
に、前記ゲートとの間に前記オフセット領域を携さえる
ようにして、第2導電型で、かつ、前記オフセット領域
よりも高不純物濃度のドレイン領域を形成するととも
に、前記第1半導体領域の他方の前記第1拡散領域側に
も第2導電型のソース領域を形成する第3の工程と、前
記第2半導体領域に選択的に、第1導電型で前記第1拡
散領域よりも高不純物濃度のドレイン領域及びソース領
域を形成する第4の工程とを含むことを特徴とする相補
型トランジスタの製造方法を提供する。
【0014】すなわち、上記製造方法によれば、第1の
工程において、第1拡散領域は第1半導体領域および第
2半導体領域の各々に各々のゲートと自己整合的に形成
するようにしており、選択的に第1半導体領域のみに第
1拡散領域が形成されるように第2半導体領域にホトレ
ジストを被着させるホト工程を必要としない。これは、
第1半導体領域において第1拡散領域は2重オフセット
領域として用いられ、その導電型は、相補型トランジス
タの第2半導体領域におけるソース・ドレイン領域と同
じ第1導電型であるからである。
工程において、第1拡散領域は第1半導体領域および第
2半導体領域の各々に各々のゲートと自己整合的に形成
するようにしており、選択的に第1半導体領域のみに第
1拡散領域が形成されるように第2半導体領域にホトレ
ジストを被着させるホト工程を必要としない。これは、
第1半導体領域において第1拡散領域は2重オフセット
領域として用いられ、その導電型は、相補型トランジス
タの第2半導体領域におけるソース・ドレイン領域と同
じ第1導電型であるからである。
【0015】従って、請求項2記載の発明によれば、よ
り少ない工程数で相補型トランジスタを製造できるとい
う優れた効果がある。
り少ない工程数で相補型トランジスタを製造できるとい
う優れた効果がある。
【0016】
【実施例】以下、本発明を図に示す実施例に基づいて説
明する。図1には本発明をPチャネルMOSトランジス
タに適用した第1実施例の縦断面図を示す。図におい
て、100は1〜5×1016の不純物濃度を有するN型
Si基板であり、高濃度(1019〜1020/cm3 )に
P型不純物がドープされたソース領域102およびドレ
イン領域101、電界集中を緩和すべく比較的低濃度
(1017〜1018/cm3 )にP型不純物がドープされ
たゲート・オフセット用の(P- )オフセット領域10
3を備え、ゲート酸化膜300、ゲート電極302、層
間絶縁膜303、電極配線304を構成したオフセット
・ゲート構造のPチャネルMOSトランジスタが形成さ
れている。そして、このMOSトランジスタのオフセッ
ト領域103およびドレイン領域101は、これら領域
よりも広く深い拡散深さを有し、そして逆の導電型であ
るN- 領域105により囲まれた構造(以下2重オフセ
ット構造という)となっている。なお、このN- 領域1
05はN型Si基板100より高い不純物濃度(1017
〜1018の範囲内の例えば1017/cm3 程度)とされ
ている。以下、このN- 領域105を(N- )2重オフ
セット領域という。
明する。図1には本発明をPチャネルMOSトランジス
タに適用した第1実施例の縦断面図を示す。図におい
て、100は1〜5×1016の不純物濃度を有するN型
Si基板であり、高濃度(1019〜1020/cm3 )に
P型不純物がドープされたソース領域102およびドレ
イン領域101、電界集中を緩和すべく比較的低濃度
(1017〜1018/cm3 )にP型不純物がドープされ
たゲート・オフセット用の(P- )オフセット領域10
3を備え、ゲート酸化膜300、ゲート電極302、層
間絶縁膜303、電極配線304を構成したオフセット
・ゲート構造のPチャネルMOSトランジスタが形成さ
れている。そして、このMOSトランジスタのオフセッ
ト領域103およびドレイン領域101は、これら領域
よりも広く深い拡散深さを有し、そして逆の導電型であ
るN- 領域105により囲まれた構造(以下2重オフセ
ット構造という)となっている。なお、このN- 領域1
05はN型Si基板100より高い不純物濃度(1017
〜1018の範囲内の例えば1017/cm3 程度)とされ
ている。以下、このN- 領域105を(N- )2重オフ
セット領域という。
【0017】ここで、本発明の対象となる高耐圧トラン
ジスタは、高耐圧にする事が要求されないいわゆる低電
圧トランジスタとは構造的に区別できるものである。例
えばゲート長Lにおいては低電圧トランジスタでは1μ
m以下であるのに対し、高耐圧トランジスタでは1μm
より長く、一般に2μm以上である。尚、ゲート長が2
μm以上であると低電圧トランジスタのようにパンチス
ルーが起きることはなく、アバランシェブレークダウン
による降状が支配的となる。又、オフセット長OLにお
いては低電圧トランジスタでは0.1〜0.2μmであ
るのに対し、高耐圧トランジスタでは1μm以上であ
る。
ジスタは、高耐圧にする事が要求されないいわゆる低電
圧トランジスタとは構造的に区別できるものである。例
えばゲート長Lにおいては低電圧トランジスタでは1μ
m以下であるのに対し、高耐圧トランジスタでは1μm
より長く、一般に2μm以上である。尚、ゲート長が2
μm以上であると低電圧トランジスタのようにパンチス
ルーが起きることはなく、アバランシェブレークダウン
による降状が支配的となる。又、オフセット長OLにお
いては低電圧トランジスタでは0.1〜0.2μmであ
るのに対し、高耐圧トランジスタでは1μm以上であ
る。
【0018】公知の如く、一般に素子の耐圧はPN接合
面におけるP型不純物濃度とN型不純物濃度の比によっ
て決定される。従って、本実施例において、従来の図1
8(a)に示すオフセット構造と同じドレイン耐圧を得
るためには、N型の2重オフセット領域105によりP
型のオフセット領域103およびドレイン領域101を
囲んでいることから、この2重オフセット領域105の
不純物濃度に対して耐圧構造のオフセット領域103の
不純物濃度を決めてやればよい。すなわち、2重オフセ
ット領域105の不純物濃度はN型Si基板100の不
純物濃度より高い濃度に設定されているために、その分
オフセット領域103内のキャリアを高濃度とすること
ができ、この抵抗層として働くオフセット領域103の
抵抗値を下げることができる。
面におけるP型不純物濃度とN型不純物濃度の比によっ
て決定される。従って、本実施例において、従来の図1
8(a)に示すオフセット構造と同じドレイン耐圧を得
るためには、N型の2重オフセット領域105によりP
型のオフセット領域103およびドレイン領域101を
囲んでいることから、この2重オフセット領域105の
不純物濃度に対して耐圧構造のオフセット領域103の
不純物濃度を決めてやればよい。すなわち、2重オフセ
ット領域105の不純物濃度はN型Si基板100の不
純物濃度より高い濃度に設定されているために、その分
オフセット領域103内のキャリアを高濃度とすること
ができ、この抵抗層として働くオフセット領域103の
抵抗値を下げることができる。
【0019】すなわち、本実施例の如く2重オフセット
構造とすることにより、ドレイン耐圧を維持した上で、
オフセット領域103の不純物濃度を高くすることがで
き、電流駆動能力の高い高耐圧素子を得ることができ
る。また、ドレイン耐圧・電流駆動能力等の電気特性
は、基板(ウェル)100の濃度に関係なく、提供でき
る。これは、2重オフセット構造とすれば、ブレークダ
ウンする箇所が、オフセット領域103、ドレイン領域
101および2重オフセット領域105の濃度分布、接
合深さによって決定されるからである。基板(ウェル)
100の不純物濃度を高くするとブレークダウン電圧が
下がったり、接合容量・ゲート容量が大きくなるために
動作スピード(アクセスタイム)が低下してしまうとい
う不具合があるために、その濃度はある程度制限を受け
てしまうが、2重オフセット構造による高耐圧化は、ど
のようなウェル濃度、基板濃度にも適用することができ
るので、デバイス設計における自由度が増大する。
構造とすることにより、ドレイン耐圧を維持した上で、
オフセット領域103の不純物濃度を高くすることがで
き、電流駆動能力の高い高耐圧素子を得ることができ
る。また、ドレイン耐圧・電流駆動能力等の電気特性
は、基板(ウェル)100の濃度に関係なく、提供でき
る。これは、2重オフセット構造とすれば、ブレークダ
ウンする箇所が、オフセット領域103、ドレイン領域
101および2重オフセット領域105の濃度分布、接
合深さによって決定されるからである。基板(ウェル)
100の不純物濃度を高くするとブレークダウン電圧が
下がったり、接合容量・ゲート容量が大きくなるために
動作スピード(アクセスタイム)が低下してしまうとい
う不具合があるために、その濃度はある程度制限を受け
てしまうが、2重オフセット構造による高耐圧化は、ど
のようなウェル濃度、基板濃度にも適用することができ
るので、デバイス設計における自由度が増大する。
【0020】以下、上述の作用を実際に試作した例を用
いて説明する。実際に試作した試料諸元について示す。
試料は、表面濃度2.3×1016/cm3 のN- ウェル
100内に高耐圧Pチャネルトランジスタを作成したも
ので、ソース領域102、ドレイン領域101の表面濃
度は1.5×1019/cm3 、(N- )2重オフセット
領域105の濃度は3×1017/cm3 、(P- )オフ
セット領域103は濃度4.0×1017〜1.0×10
18/cm3 にて作成した。なお、ゲート酸化膜300は
300Å、トランジスタサイズはL/W(ゲート長/ゲ
ート幅)=2.625μm/6μm、オフセット長OL
は1.5μmである。
いて説明する。実際に試作した試料諸元について示す。
試料は、表面濃度2.3×1016/cm3 のN- ウェル
100内に高耐圧Pチャネルトランジスタを作成したも
ので、ソース領域102、ドレイン領域101の表面濃
度は1.5×1019/cm3 、(N- )2重オフセット
領域105の濃度は3×1017/cm3 、(P- )オフ
セット領域103は濃度4.0×1017〜1.0×10
18/cm3 にて作成した。なお、ゲート酸化膜300は
300Å、トランジスタサイズはL/W(ゲート長/ゲ
ート幅)=2.625μm/6μm、オフセット長OL
は1.5μmである。
【0021】この試作したものを用いてドレイン耐圧お
よび移動度を実測してみたところ、各々図2(a),
(b)に示す特性が得られた(図中、黒丸のプロッ
ト)。比較のために、従来の図18(a)に示すオフセ
ット・ゲート構造(P- オフセット領域の濃度は2×1
017/cm3 としている)のドレイン耐圧、移動度を図
中白丸のプロットにて記した。
よび移動度を実測してみたところ、各々図2(a),
(b)に示す特性が得られた(図中、黒丸のプロッ
ト)。比較のために、従来の図18(a)に示すオフセ
ット・ゲート構造(P- オフセット領域の濃度は2×1
017/cm3 としている)のドレイン耐圧、移動度を図
中白丸のプロットにて記した。
【0022】図2(a)に示す如く、P- オフセット領
域103の不純物濃度を高くしても、2重オフセット構
造としていることにより従来のものと同様のドレイン耐
圧を確保することができている。一方、移動度に関して
は、図2(b)に示す如く、P- オフセット領域103
の不純物濃度が高くされているため、従来構造に比べ、
1.1〜1.4倍向上しており、電流駆動能力が向上し
ていることがわかる。
域103の不純物濃度を高くしても、2重オフセット構
造としていることにより従来のものと同様のドレイン耐
圧を確保することができている。一方、移動度に関して
は、図2(b)に示す如く、P- オフセット領域103
の不純物濃度が高くされているため、従来構造に比べ、
1.1〜1.4倍向上しており、電流駆動能力が向上し
ていることがわかる。
【0023】尚、図2(a)において、P- オフセット
領域103の不純物濃度を7.4×1017cm-3以上に
することによりドレイン耐圧が飽和するのでバラツキが
ない耐圧を得ることができる。ここで、ドレイン耐圧が
飽和する理由は、このような濃度範囲にするとPN接合
部における空乏層の延びが均一になり、アバランシェブ
レークダウンする位置が素子の一定の位置になるからで
あると推察できる。
領域103の不純物濃度を7.4×1017cm-3以上に
することによりドレイン耐圧が飽和するのでバラツキが
ない耐圧を得ることができる。ここで、ドレイン耐圧が
飽和する理由は、このような濃度範囲にするとPN接合
部における空乏層の延びが均一になり、アバランシェブ
レークダウンする位置が素子の一定の位置になるからで
あると推察できる。
【0024】また、P- オフセット領域103濃度が
1.0×1018/cm3 の試料のI−V特性、ドレイン
耐圧特性を各々図3(b),図4(b)に示す。なお、
各々図(a)には、図18(a)に示す従来のオフセッ
ト・ゲート構造のものの特性を併せて示す。図3
(a),(b)に示すI−V特性は、Vgを−2Vステ
ップで0Vから−16Vまで変化させたときのドレイン
電流ID とドレイン電圧VD との特性を示している。図
3(a),(b)を比較しても明らかなように、電流立
ち上がりは本実施例の2重オフセット構造とすることに
より急峻となっており、電流駆動能力は向上し、オフセ
ット領域103の抵抗成分はかなり低減できている。ま
た、オフセット領域の濃度を高くしているにもかかわら
ず、図4(a),(b)に示す如く、従来構造に比べド
レイン耐圧は劣化しておらず、充分使用に耐え得るもの
である。
1.0×1018/cm3 の試料のI−V特性、ドレイン
耐圧特性を各々図3(b),図4(b)に示す。なお、
各々図(a)には、図18(a)に示す従来のオフセッ
ト・ゲート構造のものの特性を併せて示す。図3
(a),(b)に示すI−V特性は、Vgを−2Vステ
ップで0Vから−16Vまで変化させたときのドレイン
電流ID とドレイン電圧VD との特性を示している。図
3(a),(b)を比較しても明らかなように、電流立
ち上がりは本実施例の2重オフセット構造とすることに
より急峻となっており、電流駆動能力は向上し、オフセ
ット領域103の抵抗成分はかなり低減できている。ま
た、オフセット領域の濃度を高くしているにもかかわら
ず、図4(a),(b)に示す如く、従来構造に比べド
レイン耐圧は劣化しておらず、充分使用に耐え得るもの
である。
【0025】次に、P- オフセット領域103の濃度、
すなわち不純物ドーズ量の最適値について検討する。図
2(b)に示す如く、不純物濃度を高く、すなわちドー
ズ量が多くなる程、移動度は向上し、電流駆動能力は向
上している。一方、図2(a)に示す如く、ドレイン耐
圧特性においては、ドーズ量が2重オフセット領域10
5に対して少なすぎればP- オフセット領域103が形
成できず耐圧は低くなり、逆に多すぎればオフセット領
域103の濃度は高くなり過ぎ、耐圧構造としてのオフ
セット効果が失われてしまうことになる。従って、P-
オフセット領域103の不純物ドーズ量には最適値があ
ることが考察される。次に、実際に試作した上述の試料
諸元を用いて、P- オフセット領域103の濃度を変化
させたとき、すなわちN - 2重オフセット領域105へ
のP型不純物ドーズ量を変化させた場合のシミュレーシ
ョン結果を図5を用いて説明する。
すなわち不純物ドーズ量の最適値について検討する。図
2(b)に示す如く、不純物濃度を高く、すなわちドー
ズ量が多くなる程、移動度は向上し、電流駆動能力は向
上している。一方、図2(a)に示す如く、ドレイン耐
圧特性においては、ドーズ量が2重オフセット領域10
5に対して少なすぎればP- オフセット領域103が形
成できず耐圧は低くなり、逆に多すぎればオフセット領
域103の濃度は高くなり過ぎ、耐圧構造としてのオフ
セット効果が失われてしまうことになる。従って、P-
オフセット領域103の不純物ドーズ量には最適値があ
ることが考察される。次に、実際に試作した上述の試料
諸元を用いて、P- オフセット領域103の濃度を変化
させたとき、すなわちN - 2重オフセット領域105へ
のP型不純物ドーズ量を変化させた場合のシミュレーシ
ョン結果を図5を用いて説明する。
【0026】図5(a),(b)はゲート電極、ソース
領域を基板(GND)電位として、ドレイン領域に−1
6Vの電位を印加した際の電界分布すなわち空乏層の拡
がりを示すシミュレーション結果図であり、図6はPチ
ャネルトランジスタのP- オフセット濃度とドレイン耐
圧の関係を示す特性図である。図5(a)はオフセット
領域103濃度が低い場合(P型不純物ドーズ量0.8
×1013dose)の空乏層の拡がりを示す図である。この
場合、オフセット領域103とドレイン領域101との
間に電界が集中しており、図5(a)中A−A´間にて
ブレークダウンしている。シミュレーションによる計算
耐圧は−15.8Vである。 図5(b)はオフセット
領域103濃度が高い場合(P型不純物ドーズ量2.0
×1013dose)の空乏層の拡がりを示す図である。この
場合、オフセット領域103とゲート電極との境界、ゲ
ートエッジ部に電界が集中しており、図5(b)中B−
B´間にてブレークダウンしている。シミュレーション
による計算耐圧は−14.5Vであった。
領域を基板(GND)電位として、ドレイン領域に−1
6Vの電位を印加した際の電界分布すなわち空乏層の拡
がりを示すシミュレーション結果図であり、図6はPチ
ャネルトランジスタのP- オフセット濃度とドレイン耐
圧の関係を示す特性図である。図5(a)はオフセット
領域103濃度が低い場合(P型不純物ドーズ量0.8
×1013dose)の空乏層の拡がりを示す図である。この
場合、オフセット領域103とドレイン領域101との
間に電界が集中しており、図5(a)中A−A´間にて
ブレークダウンしている。シミュレーションによる計算
耐圧は−15.8Vである。 図5(b)はオフセット
領域103濃度が高い場合(P型不純物ドーズ量2.0
×1013dose)の空乏層の拡がりを示す図である。この
場合、オフセット領域103とゲート電極との境界、ゲ
ートエッジ部に電界が集中しており、図5(b)中B−
B´間にてブレークダウンしている。シミュレーション
による計算耐圧は−14.5Vであった。
【0027】以上より、P- オフセット領域103は、
N-2重オフセット領域105より導電型を反転させて
P型領域とするとともにドレイン領域101より不純物
濃度を低く設定し、かつ、空乏層の拡がりが局所的に集
中しないように設計することが望まれる。次に、シミュ
レーションにより得られたP- オフセット濃度とドレイ
ン耐圧との関係について図6を用いて説明する。諸元
は、上述の試料諸元を用いて、オフセット領域103の
P型不純物のドーズ量を変化させたものである(N- 2
重オフセット領域105は濃度3×1017/cm3 )。
特性線Aは、図5(a)に示すように、P- オフセット
領域とドレイン領域との間のブレークダウンにより耐圧
が決定される特性線である。特性線Cは、図5(b)に
示すように、ゲートエッジにてブレークダウンする場合
の特性線である。特性線Bは、該トランジスタをLOC
OSによる厚いフィールド酸化膜(LOCOS膜)で囲
んで形成した際、ドレイン領域からみてゲート電極とは
逆のLOCOS膜側エッジ部にてブレークダウンする場
合の特性線を示し、P-オフセット領域濃度には依存し
ていない。
N-2重オフセット領域105より導電型を反転させて
P型領域とするとともにドレイン領域101より不純物
濃度を低く設定し、かつ、空乏層の拡がりが局所的に集
中しないように設計することが望まれる。次に、シミュ
レーションにより得られたP- オフセット濃度とドレイ
ン耐圧との関係について図6を用いて説明する。諸元
は、上述の試料諸元を用いて、オフセット領域103の
P型不純物のドーズ量を変化させたものである(N- 2
重オフセット領域105は濃度3×1017/cm3 )。
特性線Aは、図5(a)に示すように、P- オフセット
領域とドレイン領域との間のブレークダウンにより耐圧
が決定される特性線である。特性線Cは、図5(b)に
示すように、ゲートエッジにてブレークダウンする場合
の特性線である。特性線Bは、該トランジスタをLOC
OSによる厚いフィールド酸化膜(LOCOS膜)で囲
んで形成した際、ドレイン領域からみてゲート電極とは
逆のLOCOS膜側エッジ部にてブレークダウンする場
合の特性線を示し、P-オフセット領域濃度には依存し
ていない。
【0028】図6より明らかなように、所望するドレイ
ン耐圧に対して、P- オフセット領域103を形成する
際の不純物ドーズ量には最適な値があり、N- 2重オフ
セット領域105の不純物濃度に対して最適な不純物濃
度となるようにドーズ量を決定することが望まれる。図
24(a),(b)はそれぞれNチャネルトランジスタ
におけるオフセット長OLとしきい値電圧VT との関係
図、及びオフセット長OLとドレイン耐圧との関係図で
ある。図25(a),(b)はそれぞれPチャネルトラ
ンジスタにおけるオフセット長OLとしきい値電圧VT
との関係図、及びオフセット長OLとドレイン耐圧との
関係図である。尚、図24及び図25におけるデータ
は、ゲート幅w=6μm、ゲート長L=2.625μ
m、ドレイン電流ID =IμAの条件にて試作した10
個のサンプルについて測定した結果の平均値及び3σ
n-1 データである。図24(a)及び図25(a)によ
りオフセット長を変化させてもしきい値VT が変化しな
い事がわかる。又、図24(b)及び図25(b)によ
りオフセット長が1.5μm以上になるとドレイン耐圧
がほぼ一定になるので耐圧設計がし易くなるという効果
がある。
ン耐圧に対して、P- オフセット領域103を形成する
際の不純物ドーズ量には最適な値があり、N- 2重オフ
セット領域105の不純物濃度に対して最適な不純物濃
度となるようにドーズ量を決定することが望まれる。図
24(a),(b)はそれぞれNチャネルトランジスタ
におけるオフセット長OLとしきい値電圧VT との関係
図、及びオフセット長OLとドレイン耐圧との関係図で
ある。図25(a),(b)はそれぞれPチャネルトラ
ンジスタにおけるオフセット長OLとしきい値電圧VT
との関係図、及びオフセット長OLとドレイン耐圧との
関係図である。尚、図24及び図25におけるデータ
は、ゲート幅w=6μm、ゲート長L=2.625μ
m、ドレイン電流ID =IμAの条件にて試作した10
個のサンプルについて測定した結果の平均値及び3σ
n-1 データである。図24(a)及び図25(a)によ
りオフセット長を変化させてもしきい値VT が変化しな
い事がわかる。又、図24(b)及び図25(b)によ
りオフセット長が1.5μm以上になるとドレイン耐圧
がほぼ一定になるので耐圧設計がし易くなるという効果
がある。
【0029】次に、上記第1実施例をCMOSのPチャ
ネルトランジスタに適用して2重オフセット構造とした
場合(図7参照)の製造方法を図8〜図11を用いて説
明する。まず、P- 基板を用意し、このP- 基板の主表
面上に酸化膜を形成する。その後、後述するN- ウェル
100を形成すべき領域上を選択的にレジストにてマス
クし、P- 基板内にボロン(B)を導入することにより
P- ウェル200を形成する。そして、このP- ウェル
200上を選択的にレジストにてマスクし、P- 基板内
にリン(P)を導入することによりN-ウェル100を
形成する。そうした上でドライブインを行うことにより
P- ウェル200及びN- ウェル100の拡散深さを制
御する。尚、図はこれらのP- ウェル200及びN- ウ
ェル100を選択的にぬき出して描いている。
ネルトランジスタに適用して2重オフセット構造とした
場合(図7参照)の製造方法を図8〜図11を用いて説
明する。まず、P- 基板を用意し、このP- 基板の主表
面上に酸化膜を形成する。その後、後述するN- ウェル
100を形成すべき領域上を選択的にレジストにてマス
クし、P- 基板内にボロン(B)を導入することにより
P- ウェル200を形成する。そして、このP- ウェル
200上を選択的にレジストにてマスクし、P- 基板内
にリン(P)を導入することによりN-ウェル100を
形成する。そうした上でドライブインを行うことにより
P- ウェル200及びN- ウェル100の拡散深さを制
御する。尚、図はこれらのP- ウェル200及びN- ウ
ェル100を選択的にぬき出して描いている。
【0030】次に、いわゆるLOCOS酸化を行うこと
によりフィールド酸化膜301を形成する。その際に形
成した窒化膜及び前述のウェル領域を形成する前に形成
した酸化膜を除去し、300Å〜400Åの膜厚のゲー
ト酸化膜300を形成する。次にLPCVD法により多
結晶シリコンを堆積し、パターニングすることによりゲ
ート電極302を形成し、このゲート電極302の表面
を酸化する。尚、必要に応じてチャネルストッパ領域1
04,204を形成しておいても良い。
によりフィールド酸化膜301を形成する。その際に形
成した窒化膜及び前述のウェル領域を形成する前に形成
した酸化膜を除去し、300Å〜400Åの膜厚のゲー
ト酸化膜300を形成する。次にLPCVD法により多
結晶シリコンを堆積し、パターニングすることによりゲ
ート電極302を形成し、このゲート電極302の表面
を酸化する。尚、必要に応じてチャネルストッパ領域1
04,204を形成しておいても良い。
【0031】次に、N- オフセット領域105,203
をゲート電極302と自己整合的に形成すべく、基板全
面にイオン注入(例えば隣、P)を行う。そして、接合
深さが後に形成するドレイン領域の接合深さより深くな
るように、活性化も兼ねて熱処理を行う。なお、この熱
処理はゲート電極302上に酸化膜を形成する熱処理を
兼ねてもよい。なお、イオン注入における加速電圧だけ
で接合深さがドレイン領域より深く設定できれば、この
限りではない。前述した試作デバイスは、隣(Pho
s.)を90keV,7×1012doseイオン注入したの
ち、1000℃40分の熱処理を行っている(図8参
照)。
をゲート電極302と自己整合的に形成すべく、基板全
面にイオン注入(例えば隣、P)を行う。そして、接合
深さが後に形成するドレイン領域の接合深さより深くな
るように、活性化も兼ねて熱処理を行う。なお、この熱
処理はゲート電極302上に酸化膜を形成する熱処理を
兼ねてもよい。なお、イオン注入における加速電圧だけ
で接合深さがドレイン領域より深く設定できれば、この
限りではない。前述した試作デバイスは、隣(Pho
s.)を90keV,7×1012doseイオン注入したの
ち、1000℃40分の熱処理を行っている(図8参
照)。
【0032】次に、P- オフセット領域103を形成す
べく、ホトレジストにより選択的に開口形成し、イオン
注入(例えばBoron)を行う(図9参照)。尚、こ
のホトレジスト形成工程は、レジストを全面に塗布した
後に選択的に露光・現象を行うホト工程により行われ
る。P- オフセット領域103の接合深さがN- 2重オ
フセット領域105より浅くなるよう加速電圧を設定
し、ドーズ量は導電型がP - に反転し、かつ、所望のド
レイン耐圧が得られるように設定する。前述した試作デ
バイスは、ボロン(Boron)を30keV,1.6×
1013doseとし、活性化等熱処理を経て、最終的には、
P- オフセット領域103,N- 2重オフセット領域1
05の接合深さはそれぞれ0.1μm,0.3μm程度
とした。
べく、ホトレジストにより選択的に開口形成し、イオン
注入(例えばBoron)を行う(図9参照)。尚、こ
のホトレジスト形成工程は、レジストを全面に塗布した
後に選択的に露光・現象を行うホト工程により行われ
る。P- オフセット領域103の接合深さがN- 2重オ
フセット領域105より浅くなるよう加速電圧を設定
し、ドーズ量は導電型がP - に反転し、かつ、所望のド
レイン耐圧が得られるように設定する。前述した試作デ
バイスは、ボロン(Boron)を30keV,1.6×
1013doseとし、活性化等熱処理を経て、最終的には、
P- オフセット領域103,N- 2重オフセット領域1
05の接合深さはそれぞれ0.1μm,0.3μm程度
とした。
【0033】次に、PチャネルトランジスタのP+ ソー
ス・ドレイン領域102,101を形成すべく、ホトレ
ジストを選択露光し、イオン注入(例えばBoron)
を行い(図10参照)、Nチャネルトランジスタも同様
に、N+ ソース・ドレイン領域201,202を形成す
べくホトレジストを選択露光し、イオン注入(例えばヒ
素、As)する(図11参照)。そして、活性化したの
ち、層間絶縁膜303、コンタクト穴開口,電極配線3
04のパターニングを行なって、図7に示すCMOSが
製造される。
ス・ドレイン領域102,101を形成すべく、ホトレ
ジストを選択露光し、イオン注入(例えばBoron)
を行い(図10参照)、Nチャネルトランジスタも同様
に、N+ ソース・ドレイン領域201,202を形成す
べくホトレジストを選択露光し、イオン注入(例えばヒ
素、As)する(図11参照)。そして、活性化したの
ち、層間絶縁膜303、コンタクト穴開口,電極配線3
04のパターニングを行なって、図7に示すCMOSが
製造される。
【0034】なお、P+ ソース・ドレイン領域102,
101の接合深さは、0.25μm程度とした。このよ
うに、上記製造方法によれば、Pチャネルトランジスタ
のN- 2重オフセット領域105とNチャネルトランジ
スタのN- オフセット領域203を同時に形成できるた
め、ホト工程3回、イオン注入工程4回で高耐圧化され
たCMOSが提供でき、上述の図20〜図23に示すオ
フセット・ゲート構造の製造方法に比べ、ホト工程回数
を1回削減できる。
101の接合深さは、0.25μm程度とした。このよ
うに、上記製造方法によれば、Pチャネルトランジスタ
のN- 2重オフセット領域105とNチャネルトランジ
スタのN- オフセット領域203を同時に形成できるた
め、ホト工程3回、イオン注入工程4回で高耐圧化され
たCMOSが提供でき、上述の図20〜図23に示すオ
フセット・ゲート構造の製造方法に比べ、ホト工程回数
を1回削減できる。
【0035】また、CMOSを構成する場合、一般に高
耐圧Pチャネルトランジスタの方が高耐圧Nチャネルト
ランジスタに比べて電流駆動能力は低く、トランジスタ
サイズを大きくすることにより、両トランジスタのバラ
ンスをとっているのが現状である。従って、上記第1実
施例の如く、CMOSにおいてPチャネルトランジスタ
を2重オフセット構造とすれば、トランジスタサイズを
小さくしても電流駆動能力を向上させることが可能であ
るため、小さいトランジスタサイズで両トランジスタの
ペア性がとれることとなり、集積化に有利となる。
耐圧Pチャネルトランジスタの方が高耐圧Nチャネルト
ランジスタに比べて電流駆動能力は低く、トランジスタ
サイズを大きくすることにより、両トランジスタのバラ
ンスをとっているのが現状である。従って、上記第1実
施例の如く、CMOSにおいてPチャネルトランジスタ
を2重オフセット構造とすれば、トランジスタサイズを
小さくしても電流駆動能力を向上させることが可能であ
るため、小さいトランジスタサイズで両トランジスタの
ペア性がとれることとなり、集積化に有利となる。
【0036】次に、図12〜図17に本発明の他の実施
例の断面構造図を示す。図12は、高耐圧用のP- オフ
セット領域103をドレイン領域101側のみならず、
ソース領域102側にも配置し、さらに、ソース・ドレ
イン共にN- オフセット領域105により2重オフセッ
ト構造とした高耐圧Pチャネルトランジスタ例である。
例の断面構造図を示す。図12は、高耐圧用のP- オフ
セット領域103をドレイン領域101側のみならず、
ソース領域102側にも配置し、さらに、ソース・ドレ
イン共にN- オフセット領域105により2重オフセッ
ト構造とした高耐圧Pチャネルトランジスタ例である。
【0037】図13は、ドレイン領域101のLOCO
S膜301エッジ部からのブークダウンを考慮して、L
OCOS膜301側にもP- オフセット領域103を配
設して、N- オフセット領域105により2重オフセッ
ト構造とした高耐圧Pチャネルトランジスタ例である。
上述の種々の実施例においては、高耐圧Pチャネルトラ
ンジスタに2重オフセット構造を適用した例を示した
が、高耐圧Nチャネルトランジスタにも適用することが
できる。例えば、EPROM等不揮発性メモリの書き込
み回路においては、高耐圧Nチャネルトランジスタの電
流駆動能力を高くすれば、書き込み特性が向上すること
が提唱されており、その点においても2重オフセット構
造は有利である。尚、EPROMやEEPROM用の高
耐圧トランジスタとしては信号の書き込み電圧が12±
0.5Vであるので一般に18V以上の耐圧が要求され
る。
S膜301エッジ部からのブークダウンを考慮して、L
OCOS膜301側にもP- オフセット領域103を配
設して、N- オフセット領域105により2重オフセッ
ト構造とした高耐圧Pチャネルトランジスタ例である。
上述の種々の実施例においては、高耐圧Pチャネルトラ
ンジスタに2重オフセット構造を適用した例を示した
が、高耐圧Nチャネルトランジスタにも適用することが
できる。例えば、EPROM等不揮発性メモリの書き込
み回路においては、高耐圧Nチャネルトランジスタの電
流駆動能力を高くすれば、書き込み特性が向上すること
が提唱されており、その点においても2重オフセット構
造は有利である。尚、EPROMやEEPROM用の高
耐圧トランジスタとしては信号の書き込み電圧が12±
0.5Vであるので一般に18V以上の耐圧が要求され
る。
【0038】図14に上記第1実施例に対応してNチャ
ネルトランジスタに適用した例、図15,16には上述
の図12,13に対応してNチャネルトランジスタに適
用した例を示す。なお、図中、205はP- 2重オフセ
ット領域である。また、上述した種々の実施例において
は、高耐圧用のP- あるいはN- オフセット領域10
3,203のみならず高濃度ソース・ドレイン領域も2
重オフセット領域105,205にて囲むような構造と
しているが、例えばPチャネルトランジスタを例にとれ
ば、図17に示す如く、P- オフセット領域103のみ
を囲む構造としてもドレイン耐圧を確保するとともに電
流駆動能力を向上させることができる。尚、この図17
に示すように2重オフセット領域105がP- オフセッ
ト領域103のみを囲む構造とした場合には、耐圧設計
を行う際に、P- オフセット領域103と2重オフセッ
ト領域105との不純物濃度の関係、ドレイン領域10
1と2重オフセット領域105との不純物濃度の関係、
ドレイン領域101とN型Si基板100との不純物濃
度の関係の全てを考慮しなければならないが、図1に示
す構造のように2重オフセット領域105がドレイン領
域101をも囲むようにする場合には、P- オフセット
領域103と2重オフセット領域105との不純物濃度
の関係及びドレイン領域101と2重オフセット領域1
05との不純物濃度の関係を考慮しさえすれば良いの
で、その分耐圧設計がし易くなるという効果がある。
ネルトランジスタに適用した例、図15,16には上述
の図12,13に対応してNチャネルトランジスタに適
用した例を示す。なお、図中、205はP- 2重オフセ
ット領域である。また、上述した種々の実施例において
は、高耐圧用のP- あるいはN- オフセット領域10
3,203のみならず高濃度ソース・ドレイン領域も2
重オフセット領域105,205にて囲むような構造と
しているが、例えばPチャネルトランジスタを例にとれ
ば、図17に示す如く、P- オフセット領域103のみ
を囲む構造としてもドレイン耐圧を確保するとともに電
流駆動能力を向上させることができる。尚、この図17
に示すように2重オフセット領域105がP- オフセッ
ト領域103のみを囲む構造とした場合には、耐圧設計
を行う際に、P- オフセット領域103と2重オフセッ
ト領域105との不純物濃度の関係、ドレイン領域10
1と2重オフセット領域105との不純物濃度の関係、
ドレイン領域101とN型Si基板100との不純物濃
度の関係の全てを考慮しなければならないが、図1に示
す構造のように2重オフセット領域105がドレイン領
域101をも囲むようにする場合には、P- オフセット
領域103と2重オフセット領域105との不純物濃度
の関係及びドレイン領域101と2重オフセット領域1
05との不純物濃度の関係を考慮しさえすれば良いの
で、その分耐圧設計がし易くなるという効果がある。
【0039】上述の説明では、ゲート絶縁膜として酸化
膜を形成するMOSトランジスタに本発明に採用した例
を示したが、本発明はゲート絶縁膜として窒化膜等の他
の絶縁膜を形成したMISトランジスタに採用可能であ
る。
膜を形成するMOSトランジスタに本発明に採用した例
を示したが、本発明はゲート絶縁膜として窒化膜等の他
の絶縁膜を形成したMISトランジスタに採用可能であ
る。
【図1】本発明第1実施例を適用したPチャネルトラン
ジスタの断面構造図である。
ジスタの断面構造図である。
【図2】図(a)は図1に示すもののドレイン耐圧を示
す特性図、図(b)は図1に示すものの移動度を示す特
性図である。
す特性図、図(b)は図1に示すものの移動度を示す特
性図である。
【図3】図(a)は従来構造のI−V特性図、図(b)
は、第1実施例構造のI−V特性図である。
は、第1実施例構造のI−V特性図である。
【図4】図(a)は従来構造のドレイン耐圧特性図、図
(b)は、第1実施例構造のドレイン耐圧特性図であ
る。
(b)は、第1実施例構造のドレイン耐圧特性図であ
る。
【図5】図(a),(b)は共に第1実施例における電
界分布を示すシミュレーション結果図である。
界分布を示すシミュレーション結果図である。
【図6】ドレイン耐圧特性図である。
【図7】第1実施例をCMOSデバイスに適用した断面
構造図である。
構造図である。
【図8】図7に示すものの製造工程を説明するための断
面構造図である。
面構造図である。
【図9】図7に示すものの製造工程を説明するための断
面構造図である。
面構造図である。
【図10】図7に示すものの製造工程を説明するための
断面構造図である。
断面構造図である。
【図11】図7に示すものの製造工程を説明するための
断面構造図である。
断面構造図である。
【図12】本発明の他の実施例を示す断面構造図であ
る。
る。
【図13】本発明の他の実施例を示す断面構造図であ
る。
る。
【図14】本発明の他の実施例を示す断面構造図であ
る。
る。
【図15】本発明の他の実施例を示す断面構造図であ
る。
る。
【図16】本発明の他の実施例を示す断面構造図であ
る。
る。
【図17】本発明の他の実施例を示す断面構造図であ
る。
る。
【図18】図(a)は従来の耐圧構造を示す縦断構造
図、図(b)はその等価回路図である。
図、図(b)はその等価回路図である。
【図19】図18の従来構造をCMOSデバイスに適用
した断面構造図である。
した断面構造図である。
【図20】図19に示すものの製造工程を説明するため
の断面構造図である。
の断面構造図である。
【図21】図19に示すものの製造工程を説明するため
の断面構造図である。
の断面構造図である。
【図22】図19に示すものの製造工程を説明するため
の断面構造図である。
の断面構造図である。
【図23】図19に示すものの製造工程を説明するため
の断面構造図である。
の断面構造図である。
【図24】図(a)はNチャネルトランジスタのオフセ
ット長としきい値電圧との関係図、図(b)はオフセッ
ト長とドレイン耐圧との関係図である。
ット長としきい値電圧との関係図、図(b)はオフセッ
ト長とドレイン耐圧との関係図である。
【図25】図(a)はPチャネルトランジスタのオフセ
ット長としきい値電圧との関係図、図(b)はオフセッ
ト長とドレイン耐圧との関係図である。
ット長としきい値電圧との関係図、図(b)はオフセッ
ト長とドレイン耐圧との関係図である。
101 ドレイン領域 102 ソース領域 103 オフセット領域 105 2重オフセット領域 302 ゲート電極
Claims (2)
- 【請求項1】 第1導電型の半導体基板の一主面に、第
2導電型の所定の不純物濃度を有するソースおよびドレ
イン領域を備え、絶縁膜を介して配設されたゲートによ
って導通制御され、また、所定の電圧が前記ドレイン領
域と前記ソース領域間に印加されることで、前記ドレイ
ン領域と前記半導体領基板の方が、前記ソース領域と前
記半導体基板間に比べて電界集中するMIS構造のトラ
ンジスタであって、 前記ドレイン領域の前記ゲートのエッジ部における電界
集中を抑制すべく、前記ゲートエッジ部と前記ドレイン
領域との間に配設された前記ドレイン領域より低い不純
物濃度の第2導電型のオフセット領域と、 このオフセット領域より広く、かつ、深い拡散深さを有
して、該オフセット領域を囲うようにして形成された第
1導電型で前記半導体基板よりも高い不純物濃度を有す
る2重オフセット領域とを具備することを特徴とする高
耐圧MISトランジスタ。 - 【請求項2】 基板に配設された第1導電型の第1半導
体領域と、前記基板に配設された第2導電型の第2半導
体領域との双方に対応して絶縁膜を形成するとともに該
絶縁膜を介してゲートを各々形成して、前記第1および
第2半導体領域の各々に、各々の前記ゲートと自己整合
的に、前記ゲートの両側に第1導電型で所定の拡散深さ
を有し、かつ、前記第1半導体領域よりも不純物濃度の
高い第1拡散領域を形成する第1の工程と、前記第1半
導体領域に形成された少なくとも一方の前記第1拡散領
域を2重オフセット領域として、この2重オフセット領
域内に、選択的に、前記第1拡散領域の拡散深さより浅
い拡散深さを有して前記2重オフセット領域で囲まれる
ように、第2導電型で所定の不純物濃度のオフセット領
域を形成する第2の工程と、前記第1半導体領域に選択
的に、前記ゲートとの間に前記オフセット領域を携さえ
るようにして、第2導電型で、かつ、前記オフセット領
域よりも高不純物濃度のドレイン領域を形成するととも
に、前記第1半導体領域の他方の前記第1拡散領域側に
も第2導電型のソース領域を形成する第3の工程と、前
記第2半導体領域に選択的に、第1導電型で前記第1拡
散領域よりも高不純物濃度のドレイン領域及びソース領
域を形成する第4の工程とを含むことを特徴とする相補
型トランジスタの製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3005974A JP2545762B2 (ja) | 1990-04-13 | 1991-01-22 | 高耐圧misトランジスタおよびこのトランジスタを有する相補型トランジスタの製造方法 |
US07/680,148 US5216272A (en) | 1990-04-13 | 1991-04-03 | High withstanding voltage MIS transistor |
DE4112072A DE4112072C2 (de) | 1990-04-13 | 1991-04-12 | MIS-Transistor mit hoher Stehspannung und Verfahren zu seiner Herstellung |
US08/047,543 US5342802A (en) | 1990-04-13 | 1993-02-24 | Method of manufacturing a complementary MIS transistor |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2-97898 | 1990-04-13 | ||
JP9789890 | 1990-04-13 | ||
JP3005974A JP2545762B2 (ja) | 1990-04-13 | 1991-01-22 | 高耐圧misトランジスタおよびこのトランジスタを有する相補型トランジスタの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04212465A JPH04212465A (ja) | 1992-08-04 |
JP2545762B2 true JP2545762B2 (ja) | 1996-10-23 |
Family
ID=26340020
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3005974A Expired - Lifetime JP2545762B2 (ja) | 1990-04-13 | 1991-01-22 | 高耐圧misトランジスタおよびこのトランジスタを有する相補型トランジスタの製造方法 |
Country Status (3)
Country | Link |
---|---|
US (2) | US5216272A (ja) |
JP (1) | JP2545762B2 (ja) |
DE (1) | DE4112072C2 (ja) |
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