JPH01155662A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01155662A JPH01155662A JP31495287A JP31495287A JPH01155662A JP H01155662 A JPH01155662 A JP H01155662A JP 31495287 A JP31495287 A JP 31495287A JP 31495287 A JP31495287 A JP 31495287A JP H01155662 A JPH01155662 A JP H01155662A
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- Japan
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- drain
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- electrode
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- Pending
Links
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明はツェナーダイオードとＭＯＳトランジスタとを
複合化した半導体装置の構造に関するものである。
複合化した半導体装置の構造に関するものである。
〈従来の技術〉
集積回路構成上、ツェナーダイオードに逆方向の微少リ
ーク電流を流すことがある。このような場合、ツェナー
ダイオードとリーク電流用トランジスタとは第２図の如
く、夫々側の素子として、アイソレーシヨンされたｎ型
シリコンエピタキシャル層の島内に形成されてなり、ツ
ェナーダイオード１のカソード２とＮチャネルＭＯＳト
ランジスタ３のドレイン４とがメタル配線にて電気的に
接続され、ツェナーダイオード１のアノード５とＮチャ
ネルＭＯ３）ランリスタ３のソース６とがメタル配線に
て電気的に接続される。ＮチャネルＭＯＳトランジスタ
３のゲート７に所定の電圧を与えてツェナーダイオード
°１のリーク電流用トランリスタとして作用させる。
ーク電流を流すことがある。このような場合、ツェナー
ダイオードとリーク電流用トランジスタとは第２図の如
く、夫々側の素子として、アイソレーシヨンされたｎ型
シリコンエピタキシャル層の島内に形成されてなり、ツ
ェナーダイオード１のカソード２とＮチャネルＭＯＳト
ランジスタ３のドレイン４とがメタル配線にて電気的に
接続され、ツェナーダイオード１のアノード５とＮチャ
ネルＭＯ３）ランリスタ３のソース６とがメタル配線に
て電気的に接続される。ＮチャネルＭＯＳトランジスタ
３のゲート７に所定の電圧を与えてツェナーダイオード
°１のリーク電流用トランリスタとして作用させる。
〈発明が解決しようとする問題点〉
上述の如く、ツェナーダイオードとリーク用トランジス
タとを別々の素子として形成すると、素子面積の増大は
避けられず、集積回路の高集積化。
タとを別々の素子として形成すると、素子面積の増大は
避けられず、集積回路の高集積化。
高密度化を図ることが困難になるという問題がある。
く問題点を解決するための手段〉
本発明は上述する問題点を解決するためになされたもの
で、第１導電型半導体基板に、ソース領域或りはドレイ
ン領域をなす複数個の第２導電型不純物領域が形成され
、 前記ソース領域及びドレイン領域間の半導体基板上にゲ
ート絶縁膜を介してゲート電極が形成され、 前記ソース領域に隣接し、且つ前記ゲート電極下に延在
しない第１の第１導電型不純物領域が形成され、 該第１の第１導電型不純物領域及び前記ソース領域上に
ソース電極が形成され、 前記ドレイン領域上にドレイン電極が形成されたＭＯＳ
トランジスタにおいて、 前記ドレイン領域に隣接し、且つ前記ゲート電極下に延
在しなｌ／′１第２の第１導電型不純物領域が形成され
てなる半導体装置を提供するものである。
で、第１導電型半導体基板に、ソース領域或りはドレイ
ン領域をなす複数個の第２導電型不純物領域が形成され
、 前記ソース領域及びドレイン領域間の半導体基板上にゲ
ート絶縁膜を介してゲート電極が形成され、 前記ソース領域に隣接し、且つ前記ゲート電極下に延在
しない第１の第１導電型不純物領域が形成され、 該第１の第１導電型不純物領域及び前記ソース領域上に
ソース電極が形成され、 前記ドレイン領域上にドレイン電極が形成されたＭＯＳ
トランジスタにおいて、 前記ドレイン領域に隣接し、且つ前記ゲート電極下に延
在しなｌ／′１第２の第１導電型不純物領域が形成され
てなる半導体装置を提供するものである。
く作用〉
上述の如く、ＭＯＳトランジスタのドレイン領域に隣接
させて、該ドレインと逆導電型の不純物領域を形成する
ことにより、ドレイン領域と前記逆導電型不純物領域と
のＰＮ接合部をツェナーダイオードとして用いることが
可能となり、ＭＯＳトランジスタとツェナーダイオード
とｔはぼ１つの素子面積で形成することが可能となる。
させて、該ドレインと逆導電型の不純物領域を形成する
ことにより、ドレイン領域と前記逆導電型不純物領域と
のＰＮ接合部をツェナーダイオードとして用いることが
可能となり、ＭＯＳトランジスタとツェナーダイオード
とｔはぼ１つの素子面積で形成することが可能となる。
〈実施例〉
以下、本発明の一実施例を図面を用いて詳述するが、本
発明はこれに限定されるものではない。
発明はこれに限定されるものではない。
第１図はバイポーラトランジスタとＣＭＯＳトランジス
タとを同一チップ上に形成したＢ ｉｊｃＭＯｓ Ｉ
Ｃに本発明を実施した例を示す図であり、そのプロセス
を以下に説明する。
タとを同一チップ上に形成したＢ ｉｊｃＭＯｓ Ｉ
Ｃに本発明を実施した例を示す図であり、そのプロセス
を以下に説明する。
形成して前記ｎ型エピダキシャル層を電気的に分離され
たｎ型の島１０に分割する。
たｎ型の島１０に分割する。
■ ＣｌＯ２のＮチャネルトランジスタを構成するため
に前記ｎ型の島１０に比較的深いＰ−ウェル領域を形成
する際、本素子にも同時にＰ−ウェル領域１１を形成し
、更に続いてＣＭＯＳトランジスタ部と同時にゲート絶
縁膜１２．及びポリシリコン等により成るゲート電極１
３を形成する。
に前記ｎ型の島１０に比較的深いＰ−ウェル領域を形成
する際、本素子にも同時にＰ−ウェル領域１１を形成し
、更に続いてＣＭＯＳトランジスタ部と同時にゲート絶
縁膜１２．及びポリシリコン等により成るゲート電極１
３を形成する。
■ ＣｌＯ２のＰチャネルトランジスタのソース。
ドレイン拡散領域形成時に、同時にＰ型不純物を拡散さ
せて基板コンタクト拡散領域１４及び拡散領域１５を形
成する。
せて基板コンタクト拡散領域１４及び拡散領域１５を形
成する。
■ ＣｌＯ２のＮチャネルトランジスタのソース。
ドレイン拡散領域形成時に、同時にＮ型不純物を拡散さ
せて前記基板コンタクト拡散領域１４て隣接するアノー
ド（ソース領域）１６と、前記拡散領域１５に隣接する
カソード（ドレイン領域）１７とを形成する。
せて前記基板コンタクト拡散領域１４て隣接するアノー
ド（ソース領域）１６と、前記拡散領域１５に隣接する
カソード（ドレイン領域）１７とを形成する。
■ 基板８全面に絶縁膜１８を形成し、ＣＭＯＳトラン
ジスタ部と同時に前記絶縁膜１８に電極取り出し用窓開
けを行なう。この時、アノード側はアノード（ソース領
域）１６と基板コンタクト拡散領域１４上の絶縁膜１８
が除去され、カソード側はカソード（ドレイン領域）１
７上の絶縁膜１８のみが除去され、拡散領域１５上は被
着されたままである。
ジスタ部と同時に前記絶縁膜１８に電極取り出し用窓開
けを行なう。この時、アノード側はアノード（ソース領
域）１６と基板コンタクト拡散領域１４上の絶縁膜１８
が除去され、カソード側はカソード（ドレイン領域）１
７上の絶縁膜１８のみが除去され、拡散領域１５上は被
着されたままである。
■ 電極形成プロセスを行ない、カソード°（ドレイ・
ン）電極１９、及びアノード（ソース）電極２０を形成
する。
ン）電極１９、及びアノード（ソース）電極２０を形成
する。
上記拡散領域１５の拡散濃度は基板コンタクトとして接
触抵抗が十分低くなる程度の濃度が適用され、要求され
るツェナー耐圧に応じてイオン注入等で濃度コントロー
ル可能である。
触抵抗が十分低くなる程度の濃度が適用され、要求され
るツェナー耐圧に応じてイオン注入等で濃度コントロー
ル可能である。
上記本実施例においてＢｉＣＭＯ５構造中のＮチャネル
トランジスタとツェナーダイオードとの複合素子を適用
したが、本発明はこれに限定されるものではな（、Ｂｉ
ｃＭＯ５構造中のＰチャネルトランジスタ、またＢｉＣ
ＭＯ５構造以外のバイポーラＭＯ３構造、或論は単にＭ
Ｏ５構造においても適用可能であることはいうまでもな
い。
トランジスタとツェナーダイオードとの複合素子を適用
したが、本発明はこれに限定されるものではな（、Ｂｉ
ｃＭＯ５構造中のＰチャネルトランジスタ、またＢｉＣ
ＭＯ５構造以外のバイポーラＭＯ３構造、或論は単にＭ
Ｏ５構造においても適用可能であることはいうまでもな
い。
〈発明の効果〉
本発明により、小面積中にツェナーダイオードとリーク
用トランジスタとを複合素子として形成できるため、集
積回路の高集積化、高密度化を図ることが可能となる。
用トランジスタとを複合素子として形成できるため、集
積回路の高集積化、高密度化を図ることが可能となる。
また、イオン注入等により、ツェナー耐圧を制御するこ
とが容易であり、所望特性を有したツェナーダイオード
を製造することが可能となる。
とが容易であり、所望特性を有したツェナーダイオード
を製造することが可能となる。
第１図は本発明の一実施例を示す断面図、第２図は従来
例を示す断面図である。 ８ Ｐ型シリコン基板 ９Ｐ＋拡散領域 １０ｎ型の島
１１ Ｐ−ウェル領域 １２ ゲート絶縁膜 １３
ゲート電極 １４ 基板コンタクト拡散領域 １５
拡散領域 １６ アノード（ソース領域） １７ カソ
ード（ドレイン領域）１８ 絶縁膜 １９ カソード（
ドレイン）ｉｔ！極２０ アノード（ソース）電極
例を示す断面図である。 ８ Ｐ型シリコン基板 ９Ｐ＋拡散領域 １０ｎ型の島
１１ Ｐ−ウェル領域 １２ ゲート絶縁膜 １３
ゲート電極 １４ 基板コンタクト拡散領域 １５
拡散領域 １６ アノード（ソース領域） １７ カソ
ード（ドレイン領域）１８ 絶縁膜 １９ カソード（
ドレイン）ｉｔ！極２０ アノード（ソース）電極
Claims (1)
- 【特許請求の範囲】 １、第１導電型半導体基板に、ソース領域或いはドレイ
ン領域をなす複数個の第２導電型不純物領域が形成され
、 前記ソース領域及びドレイン領域間の半導体基板上にゲ
ート絶縁膜を介してゲート電極が形成され、 前記ソース領域に隣接し、且つ前記ゲート電極下に延在
しない第１の第１導電型不純物領域が形成され、 該第１の第１導電型不純物領域及び前記ソース領域上に
ソース電極が形成され、 前記ドレイン領域上にドレイン電極が形成されたＭＯＳ
トランジスタにおいて、 前記ドレイン領域に隣接し、且つ前記ゲート電極下に延
在しない第２の第１導電型不純物領域が形成されてなる
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31495287A JPH01155662A (ja) | 1987-12-11 | 1987-12-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31495287A JPH01155662A (ja) | 1987-12-11 | 1987-12-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01155662A true JPH01155662A (ja) | 1989-06-19 |
Family
ID=18059638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31495287A Pending JPH01155662A (ja) | 1987-12-11 | 1987-12-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01155662A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5563438A (en) * | 1994-10-26 | 1996-10-08 | Alliedsignal Inc. | Rugged CMOS output stage design |
-
1987
- 1987-12-11 JP JP31495287A patent/JPH01155662A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5563438A (en) * | 1994-10-26 | 1996-10-08 | Alliedsignal Inc. | Rugged CMOS output stage design |
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