JPS592146A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
- Publication number
- JPS592146A JPS592146A JP11238782A JP11238782A JPS592146A JP S592146 A JPS592146 A JP S592146A JP 11238782 A JP11238782 A JP 11238782A JP 11238782 A JP11238782 A JP 11238782A JP S592146 A JPS592146 A JP S592146A
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- JP
- Japan
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- control
- control data
- circuit
- sub
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/264—Microinstruction selection based on results of processing
- G06F9/267—Microinstruction selection based on results of processing by instruction selection on output of storage
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、主制御記憶回路と副制御記憶回路とを備えた
マイクロプログラム制御装置に関するものである。
マイクロプログラム制御装置に関するものである。
従来技術と問題点
マイクロプログラム制御装置は、制御データを記憶した
制御記憶回路を備えており、命令コードで指定された先
頭番地から制御データを順次読出し、その制御データに
基づいてゲート回路や演算回路等の被制御回路を制御し
て、データ処理を行うものである。このような制御記憶
回路に格納されている制御データは圧縮(エンコード)
されているものであるから、制御記憶回路から読出した
(2) 後、各部を制御する制御信号に展開する為にデコードす
る必要があり、又データフローの状態に応じては条件分
岐等により制御を変更する場合が生じるものであるから
、デコード回路が複雑となるものであった。
制御記憶回路を備えており、命令コードで指定された先
頭番地から制御データを順次読出し、その制御データに
基づいてゲート回路や演算回路等の被制御回路を制御し
て、データ処理を行うものである。このような制御記憶
回路に格納されている制御データは圧縮(エンコード)
されているものであるから、制御記憶回路から読出した
(2) 後、各部を制御する制御信号に展開する為にデコードす
る必要があり、又データフローの状態に応じては条件分
岐等により制御を変更する場合が生じるものであるから
、デコード回路が複雑となるものであった。
発明の目的
本発明は、制御記憶回路から読出した制御データをデコ
ードするデコード回路の省略を可能とし且つ複雑な制御
を高速で実行し得るようにすることを目的とするもので
ある。以下実施例について詳細に説明する。
ードするデコード回路の省略を可能とし且つ複雑な制御
を高速で実行し得るようにすることを目的とするもので
ある。以下実施例について詳細に説明する。
発明の実施例
第1図は本発明の一実施例の要部ブロック図であり、主
制御記憶回路CSとその主制御記憶装置C8から読出し
6.た制御データの一部によりアクセスされる副制御記
憶回路CTとを有し、被制御回路として演算回路ALU
を制御する場合を示すものである。同図に於てC3AR
はアドレスレジスタ、C3DRは第1の制御データレジ
スタ、BDは分岐決定回路、SELは選択回路、CTD
Rは(3) 第2の制御データレジスタ、OPI、OP2は第1、第
2オペランドのレジスタ、Rは演算結果を保持するレジ
スタ、G1−G4はゲート回路であり、又OPCは命令
コード、DFSはデータフローステータス信号、SCは
データフロー条件信号である。主制御記憶回路CS及び
副制御記憶回路CTは、同一アドレスにより複数の制御
データが読出される構成のものであり、ゲート回路Gl
。
制御記憶回路CSとその主制御記憶装置C8から読出し
6.た制御データの一部によりアクセスされる副制御記
憶回路CTとを有し、被制御回路として演算回路ALU
を制御する場合を示すものである。同図に於てC3AR
はアドレスレジスタ、C3DRは第1の制御データレジ
スタ、BDは分岐決定回路、SELは選択回路、CTD
Rは(3) 第2の制御データレジスタ、OPI、OP2は第1、第
2オペランドのレジスタ、Rは演算結果を保持するレジ
スタ、G1−G4はゲート回路であり、又OPCは命令
コード、DFSはデータフローステータス信号、SCは
データフロー条件信号である。主制御記憶回路CS及び
副制御記憶回路CTは、同一アドレスにより複数の制御
データが読出される構成のものであり、ゲート回路Gl
。
G2及びゲート回路G3.G4を制御することにより選
択されてデータレジスタC3DR及びデータレジスタC
TDRにそれぞれ制御データがセットされる。
択されてデータレジスタC3DR及びデータレジスタC
TDRにそれぞれ制御データがセットされる。
命令コードopcによる主制御記憶回路CSの先頭アド
レスがアドレスレジスタC3ARにセットされ、そのア
ドレスにより主制御記憶回路C8がアクセスされて、同
時に2個の制御データが読出され、分岐決定回路BDの
出力信号で制御されるゲート回路G1.G2により選択
された制御データがデータレジスタC3DRに保持され
る。このデータレジスタC3DRの内容は、各部を制御
(4) する制御信号フィールド(a)と、副制御記憶回路のア
ドレスとなるアドレスフィールド(b)と、選択回路S
ELへの選択信号となる選択フィールド(C)と、次の
主制御記憶回路C8のアドレスとなる読出アドレ・スフ
イールドtdlと、分岐決定回路BDへの分岐条件信号
となる分岐条件フィールド(Q)とからなり、副制御記
憶回路CTはアドレスフィールド(b)の内容をアドレ
ス信号としてアクセスされる。
レスがアドレスレジスタC3ARにセットされ、そのア
ドレスにより主制御記憶回路C8がアクセスされて、同
時に2個の制御データが読出され、分岐決定回路BDの
出力信号で制御されるゲート回路G1.G2により選択
された制御データがデータレジスタC3DRに保持され
る。このデータレジスタC3DRの内容は、各部を制御
(4) する制御信号フィールド(a)と、副制御記憶回路のア
ドレスとなるアドレスフィールド(b)と、選択回路S
ELへの選択信号となる選択フィールド(C)と、次の
主制御記憶回路C8のアドレスとなる読出アドレ・スフ
イールドtdlと、分岐決定回路BDへの分岐条件信号
となる分岐条件フィールド(Q)とからなり、副制御記
憶回路CTはアドレスフィールド(b)の内容をアドレ
ス信号としてアクセスされる。
この副制御記憶回路CTも同時に2個の制御データが読
出され、選択回路SELの出力信号で制御されるゲート
回路G3.G4により選択された制御データがデータレ
ジスタCTDRに保持され、各部の制御を行う制御信号
となる。
出され、選択回路SELの出力信号で制御されるゲート
回路G3.G4により選択された制御データがデータレ
ジスタCTDRに保持され、各部の制御を行う制御信号
となる。
被制御回路としての演算回路ALU等に於て、入力側と
出力側とは時間的に入力側を先に制御することが望まし
いものであり、その為制御データレジスタC3DRの制
御信号フィールド+a)がアーリイ制御信号ECとなり
、副制御記憶回路CTから読出されて制御データレジス
タCTDRに保持された制御データは、時間的に制御信
号フィール(5) ド(alより遅れたレイト制御信号り、Cとなる。即ち
時間的に速い制御を必要とする回路部分の制御信号を第
1の制御データレジスタC3DRの制御信号フィールド
(a)で形成し、それより時間的に遅い制御で良い回路
部分の制御信号を第2の制御データレジスタCTDRの
保持内容で形成することができるものである。それによ
り、1マシンサイクルでレジスタOP1.OP2にセッ
トされたデータの演算を行った後のタイミングでレジス
タRに演算結果をセットすることができる。
出力側とは時間的に入力側を先に制御することが望まし
いものであり、その為制御データレジスタC3DRの制
御信号フィールド+a)がアーリイ制御信号ECとなり
、副制御記憶回路CTから読出されて制御データレジス
タCTDRに保持された制御データは、時間的に制御信
号フィール(5) ド(alより遅れたレイト制御信号り、Cとなる。即ち
時間的に速い制御を必要とする回路部分の制御信号を第
1の制御データレジスタC3DRの制御信号フィールド
(a)で形成し、それより時間的に遅い制御で良い回路
部分の制御信号を第2の制御データレジスタCTDRの
保持内容で形成することができるものである。それによ
り、1マシンサイクルでレジスタOP1.OP2にセッ
トされたデータの演算を行った後のタイミングでレジス
タRに演算結果をセットすることができる。
又分岐決定回路BDの出力信号によりゲート回路Gl、
G2が制御され、主制御記憶回路CS、から同時に読出
された2個の制御データの何れか一方が制御データレジ
スタC3DRに保持されることになるから、分岐条件に
直ちに対応して制御を行うことができるものとなる。又
副制御記憶回路CTも例えば2個の制御データが格納さ
れているので、第1の制御データレジスタC3DRのア
ドレスフィールド(b)の内容をアドレスとしてアクセ
スされ、同時に2個の制御データが読出され、選(6) 折回路SELの出力信号によりゲート回路G3゜G4が
制御されて、何れか一方の制御データが第2の制御デー
タレジスタCTDRに保持される。
G2が制御され、主制御記憶回路CS、から同時に読出
された2個の制御データの何れか一方が制御データレジ
スタC3DRに保持されることになるから、分岐条件に
直ちに対応して制御を行うことができるものとなる。又
副制御記憶回路CTも例えば2個の制御データが格納さ
れているので、第1の制御データレジスタC3DRのア
ドレスフィールド(b)の内容をアドレスとしてアクセ
スされ、同時に2個の制御データが読出され、選(6) 折回路SELの出力信号によりゲート回路G3゜G4が
制御されて、何れか一方の制御データが第2の制御デー
タレジスタCTDRに保持される。
従ってアドレスフィールド(blとしては、充分な圧縮
を施したデータとじて主制御記憶回路C8に格納するこ
とができる。
を施したデータとじて主制御記憶回路C8に格納するこ
とができる。
選択回路SELは、例えば選択フィールド(C)が“0
000”のときデータフロー条件信号SCに関係なくゲ
ート回路G1を開き、“0001″のときデータフロー
条件信号SCに関係なくゲート回路G2を開き、又”1
010″のときデータフロー条件信号SCに応じてゲー
ト回路G1又はゲート回路G2を開くように、選択制御
するものである。従ってデータフローに応じて制御デー
タを第2の制御データレジスタCTDRに保持するよう
にすることができる。
000”のときデータフロー条件信号SCに関係なくゲ
ート回路G1を開き、“0001″のときデータフロー
条件信号SCに関係なくゲート回路G2を開き、又”1
010″のときデータフロー条件信号SCに応じてゲー
ト回路G1又はゲート回路G2を開くように、選択制御
するものである。従ってデータフローに応じて制御デー
タを第2の制御データレジスタCTDRに保持するよう
にすることができる。
例えば副制御記憶回路CTの制御データの一方がXl
、X 2.X 3+ ・・・、他方がy、、Y2、Y
3.・・・とすると、アドレスフィールド(b)が順次
+1されて、制御データが同時に続出され(7) たとき、選択回路SELの出力信号によりゲート回路G
3.G4を制御することにより、例えば、X I、 Y
2.X3+ ・・・、や”In Y2. x3、・・
・等の任意の組合せで制御データを制御データレジスタ
CTDRに保持させることができるので、少ない制御デ
ータ数で種々の制御が可能となる。又この副制御記憶回
路CTを書込み可能の記憶回路構成とすることにより、
機能変更を必要とする場合には、この副制御記憶回路C
Tの内容を変更することで容易に対処することができる
ので、デコード回路の構成を変更しなければならない従
来例に比較して、マイクロプログラム制御の利点を効果
的に発揮することができる。
、X 2.X 3+ ・・・、他方がy、、Y2、Y
3.・・・とすると、アドレスフィールド(b)が順次
+1されて、制御データが同時に続出され(7) たとき、選択回路SELの出力信号によりゲート回路G
3.G4を制御することにより、例えば、X I、 Y
2.X3+ ・・・、や”In Y2. x3、・・
・等の任意の組合せで制御データを制御データレジスタ
CTDRに保持させることができるので、少ない制御デ
ータ数で種々の制御が可能となる。又この副制御記憶回
路CTを書込み可能の記憶回路構成とすることにより、
機能変更を必要とする場合には、この副制御記憶回路C
Tの内容を変更することで容易に対処することができる
ので、デコード回路の構成を変更しなければならない従
来例に比較して、マイクロプログラム制御の利点を効果
的に発揮することができる。
第2図は本発明の他の実施例の要部ブロック図であり、
第1図と同一符号は同一部分を示す。qの実施例は2個
の副制御記憶回路CTI、CT2を設けた場合について
のものであり、第1の制御データレジスタC3DRに保
持されたフィールド(al、 (dl、 (eJは前述
の実施例の場合と同様であるが、副制御記憶回路CTI
、CT2に対するアドレ(8) スとなるアドレスフィ−ルドは、(bl) 、 (b
2)の2個となり、又加算、減算、排他的論理和或いは
マスク処理等の論理処理を行う論理回路LACを制御す
る為のフィールド(f)が形成されている。
第1図と同一符号は同一部分を示す。qの実施例は2個
の副制御記憶回路CTI、CT2を設けた場合について
のものであり、第1の制御データレジスタC3DRに保
持されたフィールド(al、 (dl、 (eJは前述
の実施例の場合と同様であるが、副制御記憶回路CTI
、CT2に対するアドレ(8) スとなるアドレスフィ−ルドは、(bl) 、 (b
2)の2個となり、又加算、減算、排他的論理和或いは
マスク処理等の論理処理を行う論理回路LACを制御す
る為のフィールド(f)が形成されている。
なお論理回路LACの機能を固定的にすれば、このフィ
ールド(flを省略することもできる。
ールド(flを省略することもできる。
第3図は副制御記憶回路CTI、CT2の説明図であり
、副制御記憶回路CTIのi、t+L1+2の番地に制
御データx、、X2+ X3が格納され、又副制御記憶
回路CT2のJ、 j+1゜3+2の番地に制御デー
タy、、Y2+ Y3が格納されているとすると、第1
の制御データレジスタC3DRのアドレスフィールド(
bl) 、 (b2)がそれぞれt、j+lの番地を
示したとき、制御記憶回路CTI、CT2からは制御デ
ータXしY2が続出され、論理回路LACが加算を行う
場合は、制御データの加算結果即ち(X、十Y2)が制
御データレジスタCTDRに保持されることになる。こ
の制御データがレイト制御信号LCとなり、演算回路A
LUの演算結果をレジスタRに(9) セットする制御等を行うことになる。
、副制御記憶回路CTIのi、t+L1+2の番地に制
御データx、、X2+ X3が格納され、又副制御記憶
回路CT2のJ、 j+1゜3+2の番地に制御デー
タy、、Y2+ Y3が格納されているとすると、第1
の制御データレジスタC3DRのアドレスフィールド(
bl) 、 (b2)がそれぞれt、j+lの番地を
示したとき、制御記憶回路CTI、CT2からは制御デ
ータXしY2が続出され、論理回路LACが加算を行う
場合は、制御データの加算結果即ち(X、十Y2)が制
御データレジスタCTDRに保持されることになる。こ
の制御データがレイト制御信号LCとなり、演算回路A
LUの演算結果をレジスタRに(9) セットする制御等を行うことになる。
従って副制御記憶回路CTI、CT2に記憶された制御
データの種々の組合せにより、第2の制御データレジス
タCTDRにセットする制御データを形成し、多数種類
の制御データを形成することができることになり、少な
い記憶容量の副制御記憶回路であっても、複雑な制御を
行うことができるようにすることができる。
データの種々の組合せにより、第2の制御データレジス
タCTDRにセットする制御データを形成し、多数種類
の制御データを形成することができることになり、少な
い記憶容量の副制御記憶回路であっても、複雑な制御を
行うことができるようにすることができる。
第4図は本発明の更に他の実施例を示すものであり、副
制御記憶回路CT1.Cr2から読出した制御データに
ついて論理処理を行う論理回路をLACI、LAC2,
LAC3で示すように複数設け、それらの論理回路を制
御する為の制御信号を副制御記憶回路CT3から読出す
ように構成したものである。副制御記憶回路CT3は第
1の制御データレジスタC3DRのフィールド(f)の
内容をアドレスとしてアクセスされ、副制御記憶回路C
T3に格納されている制御信号が読出されて論理回路L
AC1〜LAC3が制御され、加算、減算、排他的論理
和或いは一方の制御データで他方(10) の制御データをマスクする処理等の論理処理が行われる
。このような構成にすると、更に多くの組合せの制御デ
ータを得ることができることになる。又副制御記憶回路
を更に多く設けること□も可能であり、第1図に示す実
施例の如く複数の制御データを選択してレイト制御信号
としたり、第2図、第4図に示す実施例の如く複数の制
御データの論理処理によりレイト制御信号とすることが
できる。
制御記憶回路CT1.Cr2から読出した制御データに
ついて論理処理を行う論理回路をLACI、LAC2,
LAC3で示すように複数設け、それらの論理回路を制
御する為の制御信号を副制御記憶回路CT3から読出す
ように構成したものである。副制御記憶回路CT3は第
1の制御データレジスタC3DRのフィールド(f)の
内容をアドレスとしてアクセスされ、副制御記憶回路C
T3に格納されている制御信号が読出されて論理回路L
AC1〜LAC3が制御され、加算、減算、排他的論理
和或いは一方の制御データで他方(10) の制御データをマスクする処理等の論理処理が行われる
。このような構成にすると、更に多くの組合せの制御デ
ータを得ることができることになる。又副制御記憶回路
を更に多く設けること□も可能であり、第1図に示す実
施例の如く複数の制御データを選択してレイト制御信号
としたり、第2図、第4図に示す実施例の如く複数の制
御データの論理処理によりレイト制御信号とすることが
できる。
前述の各実施例に於て、主制御記憶回路CSは1個の制
御データが順次読出される構成とすることも可能であり
、分岐等の場合は、副制御記憶回路からの制御データの
選択で対処することもできる。
御データが順次読出される構成とすることも可能であり
、分岐等の場合は、副制御記憶回路からの制御データの
選択で対処することもできる。
発明の詳細
な説明したように、本発明は、副制御記憶回路からの複
数の制御データの選択や論理処理により制御信号を形成
するものであるから、主制御記憶回路C8の制御デ・−
夕を圧縮(エンコード)した状態で格納しておくことが
可能となり、その場合の制御データをデコードする為の
複雑な構成のデコード回路を必要としないものであるか
ら、経済的な構成となる。又副制御記憶回路の内容を変
更するだけで、装置の機能変更に対応した制御を行うよ
うにすることができるものとなる。更に複数の制御記憶
回路からの制御データを加算、減算、排他的論理和或い
はマスク処理等の論理処理する構成とした場合は、副制
御記憶回路に格納する制御データ数を少なくしても、多
種類の制御を行うことができる利点がある。なおアーリ
イ制御信号ECとレイト制御信号LCとのように、時間
的に相違する制御信号を形成する必要がなければ、第1
の制御データレジスタC3DRのフィールド(alに圧
縮した制御データをセットし、簡単な構成のデコード回
路でデコードして制御信号を形成することも可能である
。
数の制御データの選択や論理処理により制御信号を形成
するものであるから、主制御記憶回路C8の制御デ・−
夕を圧縮(エンコード)した状態で格納しておくことが
可能となり、その場合の制御データをデコードする為の
複雑な構成のデコード回路を必要としないものであるか
ら、経済的な構成となる。又副制御記憶回路の内容を変
更するだけで、装置の機能変更に対応した制御を行うよ
うにすることができるものとなる。更に複数の制御記憶
回路からの制御データを加算、減算、排他的論理和或い
はマスク処理等の論理処理する構成とした場合は、副制
御記憶回路に格納する制御データ数を少なくしても、多
種類の制御を行うことができる利点がある。なおアーリ
イ制御信号ECとレイト制御信号LCとのように、時間
的に相違する制御信号を形成する必要がなければ、第1
の制御データレジスタC3DRのフィールド(alに圧
縮した制御データをセットし、簡単な構成のデコード回
路でデコードして制御信号を形成することも可能である
。
第1図及び第2図は本発明のそれぞれ異なる実施例の要
部ブロック図、第3図は第2図の副制御記憶回路の説明
図、第4図は本発明の更に異なる実施例の要部ブロック
図である。 C8ARはアドレスレジスタ、C3は主制御記憶回路、
C3DRは第1の制御データレジスタ、CT、CTI、
CT2.CT3は副制御記憶回路、CTDRは第2の制
御データレジスタ、ALUは演算回路、BDは分岐決定
回路、SELは選択回路、LAC,LACI〜LAC3
は論理回路、01〜G4はゲート回路である。 特許出願人 富士通株式会社 代理人弁理士 玉蟲久五部 外3名 (13) 第3図 (bl) (b2)第4図
部ブロック図、第3図は第2図の副制御記憶回路の説明
図、第4図は本発明の更に異なる実施例の要部ブロック
図である。 C8ARはアドレスレジスタ、C3は主制御記憶回路、
C3DRは第1の制御データレジスタ、CT、CTI、
CT2.CT3は副制御記憶回路、CTDRは第2の制
御データレジスタ、ALUは演算回路、BDは分岐決定
回路、SELは選択回路、LAC,LACI〜LAC3
は論理回路、01〜G4はゲート回路である。 特許出願人 富士通株式会社 代理人弁理士 玉蟲久五部 外3名 (13) 第3図 (bl) (b2)第4図
Claims (2)
- (1)制御データを記憶した主制御記憶回路と、該主制
御記憶回路から読出された制御データを保持する第1の
制御データレジスタと、該第1の制御データレジスタの
保持内容の一部によりアクセスされる副制御記憶回路と
、該副制御記憶回路から同時に読出された複数の制御デ
ータを選択して保持する第2の制御データレジスタと、
前記第1及び第2の制御データレジスタに保持された制
御データにより制御される被制御回路とを備えたことを
特徴とするマイクロプログラム制御装置。 - (2)制御データを記憶した主制御記憶回路と、該主制
御記憶回路から読出された制御データを保持する第1の
制御データレジスタと、該第1の制御データレジスタの
保持内容の一部によりアクセスされる複数の副制御記憶
回路と、該複数の副制御記憶回路から同時に読出された
制御データにつ(1) いて論理処理する回路と、該回路の出力の制御データを
保持する第2の制御データレジスタと、前記第1及び第
2の制御データレジスタに保持された制御データにより
制御される被制御回路とを備えたことを特徴とするマイ
クロプログラム制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11238782A JPS592146A (ja) | 1982-06-29 | 1982-06-29 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11238782A JPS592146A (ja) | 1982-06-29 | 1982-06-29 | マイクロプログラム制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS592146A true JPS592146A (ja) | 1984-01-07 |
JPH0517574B2 JPH0517574B2 (ja) | 1993-03-09 |
Family
ID=14585397
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11238782A Granted JPS592146A (ja) | 1982-06-29 | 1982-06-29 | マイクロプログラム制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS592146A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61170828A (ja) * | 1985-01-24 | 1986-08-01 | Hitachi Ltd | マイクロプログラム制御装置 |
JPS6384875U (ja) * | 1986-11-21 | 1988-06-03 |
Citations (6)
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JPS4979142A (ja) * | 1972-12-01 | 1974-07-31 | ||
JPS49131748A (ja) * | 1973-04-23 | 1974-12-17 | ||
JPS5058959A (ja) * | 1973-09-25 | 1975-05-22 | ||
JPS5185338A (ja) * | 1975-01-24 | 1976-07-26 | Hitachi Ltd | Maikuropuroguramuhoshikinoshorisochi |
JPS5480048A (en) * | 1977-12-09 | 1979-06-26 | Toshiba Corp | Microprogram control system |
JPS5537648A (en) * | 1978-09-07 | 1980-03-15 | Matsushita Electric Ind Co Ltd | Instruction decoder circuit |
-
1982
- 1982-06-29 JP JP11238782A patent/JPS592146A/ja active Granted
Patent Citations (6)
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61170828A (ja) * | 1985-01-24 | 1986-08-01 | Hitachi Ltd | マイクロプログラム制御装置 |
JPH0346850B2 (ja) * | 1985-01-24 | 1991-07-17 | Hitachi Ltd | |
JPS6384875U (ja) * | 1986-11-21 | 1988-06-03 |
Also Published As
Publication number | Publication date |
---|---|
JPH0517574B2 (ja) | 1993-03-09 |
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