KR960029956A - 데이타 처리 시스템 및 방법 - Google Patents
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Abstract
본 발명의 병렬 처리 시스템 및 방법에는 병렬처리 어레이(parallel processing array)에 대한 향상된 인스트럭션 분산 메카니즘(improved instruction distribution mechanism)이 제공된다. 본 발명은 다수의 프로세서소자에 기본 인스트럭션을 제각기 제공(broadcast)한다. 각각의 프로세서 소자에 기본 인스트럭션과 각각의 프로세서 소자에 제각기 저장된 단일 오프셋 값(unique offest value)의 합(combine)과 동일한 인스트럭션을 디코딩(decoding)하여, 도출된 단일 인스트럭션이 프로세서 소자로 제공되도록 한다. 프로세서 소자는 제1유형의 기본인스트럭션을 처리하여, 논리 및 제어 오퍼레이션(logical or control operation)이 수행되도록 한다. 제2유형의 기본 인스트럭션에는 포인터 어드레스(pointer address)가 제공된다. 포인터 어드레스는 기본 인스트럭션과 프로세서 소자에 저장된 단일 오프셋 값의 결합으로 인해 발생된 단일 어드레스 값(unique address value)을 갖는다. 포인터 어드레스는 대체 인스트럭션 저장 장치(alternative instruction storage)로부터의 대체 인스트럭션(alternative instruction)을 액세스하며, 프로세서 소자가 실행되도록 하는데 사용된다. 대체 인스트럭션은 초 인스트럭션 워드(very long instruction word)이며, 그 길이는 예를 들어 기본인스트럭션의 길이의 정수배(interal multiple)이고, 기본 인스트럭션에 의해 표현될 수 있는 정보보다 훨씬 많은 정보를 포함한다. 이와 같은 초 인스트럭션 워드는 프로세서 소자내에 있는 다수의 원시 실행치(a plurality of primitive execution units)에 병렬 제어가 제공되도록 하는데 유용하다. 이러한 방식으로, 병렬 처리 어레이의 프로세서소자 오퍼레이션에는 고도의 융통성 및 다양성이 제공된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 RISE SISD 제어 흐름을 도시하는 도면, 제2도는 RISC 분할 SISD 제어 흐름을 도시한 도면, 제3도는 단순화된 RIS의 분할된 SISD 제어 흐름을 도시한 도면, 제4도는 모델이 분기되지 않는 조건부 선택을 도시한 도면, 제5도는 Min/Max의 상위 레벨의 프로그램을 도시한 도면, 제6도는 Min/Max어셀블리 레벨의 프로그램을 도시한 도면.
Claims (23)
- 데이타 처리 시스템(a data processing system)에 있어서, 실행될 때 오퍼레이션(a operation)을 수행하는 제1유형의 주 인스트럭션(a first type primary instruction), 어드레스 포인터(anaddress pointer)를 제공하는 제2유형의 주 인스트럭션(a second type primary instruction) 및 제1 및 제2어드레스 포인터(first and second address pointers)에 의해 제각기 액세스(access)된 제1 및 제2위치(first and second locations의 제1 및 제2대체 인스트럭션(a first and second alternate instruction)을 저장하는 메모리 수단(a memory means)과; 상기 메모리 수단에 접속되고, 제1단일 오프셋 값(a first unque value)을 가지며, 상기 인스트럭션을 실행하는 제1프로세서 소자(a first processor element)와; 상기 메모리 수단에 접속되고, 제2단일 오프셋 값(a second umique offset value)을 가지며, 상기 인스트럭션을 실행하는 제2프로세서 소자(a second processor element)를 포함하되; 상기 제1프로세서 소자는 인스트럭션 디코드(an instruction decode)를 구비하고, 상기 제1유형의 주 인스트럭션을 처리(process)하여 하나의 오퍼레이션이 수행되도록 하고; 상기 제1프로세서 소자의 상기 인스트럭션 디코드는, 상기 제1단일 오프셋 값을 상기 제2유형의 주 인스트럭션과 함께 처리하여 상기 메모리 수단의 상기 제1대체 인스트럭션에 대한 상기 제1어드레스 포인터가 발생(generate)되도록 하고, 상기 메모리 수단에 응답하여 상기 제1대체 인스트럭션을 상기 제1프로세서 소자로 출력(output)하고; 상기 제2프로세서 소자는 인스트럭션 디코드를 포함하고, 상기 제1유형의 주 인스트럭션을 처리하여 하나의 오퍼레이션이 수행되도록 하고; 상기 제2프로세서 소자의 상기 인스트럭션 디코드는, 상기 제2단일 오프세값을 상기 제2유형의 주 인스트럭션과 함께 처리하여 상기 메모리 수단의 상기 제2대체 인스트럭션에 대한 상기 제2어드레스 포인터가 발생되도록 하고, 상기 메모리 수단에 응답하여 상기 제2대체 인스트럭션을 상기 제2프로세서 소자로 출력하며; 상기 메모리 수단으로부터 제공(broadcast)된 단일 인스트럭션(a single instruction)은 상기 제1 및 제2프로세서 소자의 여러가지 오퍼레이션(diverse operations)을 선택적으로 제어할 수 있는 데이타 처리 시스템.
- 제1항에 있어서, 상기 메모리 수단은, 상기 주 인스트럭션을 저장하는 제1저장 수단(a first stroage means)과; 상기 대체 인스트럭션을 저장하는 제2저장 수단(a second means)을 더 포함하는 데이타 처리 시스템.
- 제1항에 있어서, 상기 제2유형의 주 인스트럭션은 대리 인스트럭션(surrogate instructons)이고, 상기 대체 인스트럭션은 상기 주 인스트럭션보다 많은 초 장 인스트럭션 워드(very long instruction words)인 데이타 처리 시스템.
- 제1항에 있어서, 상기 주 인스트럭션은 단위 길이(a unit length)를 가지고, 상기 대체 인스트럭션은 상기 단위 길이의 정수배(an interal multiple)인 데이타 처리 시스템.
- 제1항에 있어서, 제1유형의 실행 장치(a first type execution unit) 및 제2유형의 실행 장치(a second type execution unit)를 제각기 갖는 상기 제1 및 제2프로세서 소자와; 상기 제1유형의 실행 장치에서 실행하는 제1실행가능한 영역(a first executable portion)및 상기 제2유형의 실행 장치에서 실행하는 제2실행가능한 영역(a second executable portion)을 제각기 갖는 상기 제1 및 제2대체 인스트럭션을 더 포함하는 데이타 처리 시스템.
- 제1항에 있어서, 상기 제1단일 오프셋 값 및 상기 제2단일 오프셋 값은 프로그램가능한 값(programmable values)인 데이타 처리 시스템.
- 제1항에 있어서, 기본값(a base value)과 제1오프셋 값의 합(sum)과 동일한 값을 갖는 제1포인터 어드레스(a first pointer address)에 위치되는 상기 제1대체 인스트럭션과; 상기 제1오프셋 값인 상기 제1단일 오프셋 값과; 상기 기본값을 포함하는 상기 제2유형의 주 인스트럭션과; 상기 제1단일 오프셋 값과 상기 제2유형의 주 인스트럭션으로부터의 상기 기본값을 가산(add)하여, 상기 제1포인터 어드레스가 발생되도록 하는 상기 제1프로세서 소자와; 기본값과 제2오프셋 값의 합과 동일한 값을 갖는 제2포인터 어드레스(a second pointer address)에 위치되는 상기 제2대체 인스트럭션과; 상기 제2오프셋 값인 상기 제2단일 오프셋 값과; 상기 기본값을 포함하는 상기 제2유형의 주 인스트럭션과; 상기 제2단일 오프셋 값과 상기 제2유형의 주 인스트럭션으로 부터의 상기 기본값을 가산하여, 상기 제2포인터 어드레스가 발생되도록 하는 상기 제2프로세서 소자를 더 포함하는 데이타 처리 시스템.
- 제1항에 있어서, 상기 제1 및 제2프로세서 소자는 단일 인스트럭션 다중 데이타 어레이(single instruction, multiple data array)의 일부인 데이타 처리 시스템.
- 제1항에 있어서, 실행될 때 오퍼레이션을 수행하는 제3유형의 주 인스트럭션(a third type primary instruction), 어드레스 포인터를 제공하는 제4유형의 주 인스트럭션(a fourth type primay instruction) 및 제3 및 제4위치(third and fourth locations)에서 저장되고 제3 및 제4어드레스 포인터(third and fourth address pointers)에 의해 제각기 액세스되는 제3 및 제4대체 인스트럭션(a third and fourth alternate instructions)을 저장하는 상기 메모리 수단과; 상기 메모리 수단에서 접속되고, 제3단일 오프셋 값(a third unique value)을 가지며, 상기 인스트럭션을 실행하는 제3프로세서 소자(a third processor element)와; 상기 메모리 수단에 접속되고, 제4단일 오프셋 값(a fourth unique offset value)을 가지며, 상기 인스트럭션을 실행하는 제4프로세서 소자(a fourth processor element)를 더 포함하되; 상기 제3프로세서 소자는 인스트럭션 디코드를 구비하고, 상기 제3유형의 주 인스트럭션을 처리하여 하나의 오퍼레이션이 수행되도록 하고; 상기 제3프로세서 소자의 상기 인스트럭션 디코드는, 상기 제3단일 오프셋 값을 상기 제4유형의 주 인스트럭션과 함께 처리하여 상기 메모리 수단의 상기 제3대체 인스트럭션에 대한 상기 제3프로세서 소자로 출력하고, 상기 제4프로세서 소자는 인스트럭션 디코드를 포함하고, 상기 제3유형의의 주 인스트럭션을 처리하여 하나의 오퍼레이션이 수행되도록 하고; 상기 제4프로세서 소자의 상기 인스트럭션 디코드는, 상기 제4단일 오프셋 값을 상기 제4유형의 주 인스트럭션과 함께 처리하여 상기 메모리 수단의 상기 제4대체 인스트럭션에 대한 상기 제4어드레스 포인터가 에 응답하여 상기 제4대체 인스트럭션을 상기 제4프로세서 소자를 출력하며; 상기 제1, 제2, 제3 및 제4프로세서 소자는 다중 인스트럭션, 다중 데이타 프로세서 어레이(a multiple instruction, multiple datamultiprocessor array)에 존재하는 데이타 처리 시스템.
- 데이타 처리 시스템에 있어서, 실행될 때 오퍼레이션을 수행하는 제1유형의 주 인스트럭션, 어드레스 포인터를 제공하는 제2유형의 주 인스트럭션 및 제1 및 제2어드레스 포인터에 의해 제각기 액세스되는 제1 및 제2위치의 제1 및 제2 대체 인스트럭션을 저장하는 메모리 수단과; 상기 메모리 수단에 접속되고, 제1단일 오프셋 값을 가지며, 상기 인스트럭션을 실행하는 제1프로세서 소자와; 상기 메모리 수단에 접속되고, 제2단일 오프셋 값을 가지며, 상기 인스트럭션을 실행하는 제2프로세서 소자를 포함하되; 상기 제1프로세서 소자, 상기 제1단일 오프셋 값을 상기 제2유형의 주 인스트럭션과 함께 처리하여 상기 메모리 수단의 상기 제1대체 인스트럭션에 대한 상기 제1어드레스 포인터가 발생되도록 하고, 상기 메모리 수단에 응답하여 상기 제1대체 인스트럭션을 상기 제1프로세서 소자로 출력하고, 상기 제2프로세서 소자는, 상기 제2단일 오프셋 값을 상기 제1유형의 주 인스트럭션과 함께 처리하여 상기 메모리 수단의 상기 제2대체 인스트럭션에 대한 상기 제2어드레스 포인터가 발생되도록 하고, 상기 메모리 수단에 응답하여 상기 제2대체 인스트럭션을 상기 제2프로세서 소자로 출력하며; 상기 메모리 수단으로부터 제공된 단일 인스트럭션은 상기 제1 및 제2프로세서 소자의 여러가지 오퍼레이션을 선택적으로 제어할 수 있는 데이타 처리 시스템.
- 데이타 처리 시스템에 있어서, 실행될 때 오퍼레이션을 수행하는 제1유형의 주 인스트럭션, 어드레스 포인터를 제공하는 제2유형의 주 인스트럭션 및 제1 및 제2어드레스 포인터에 의해 제각기 액세스되는 제1 및 제2위치의 제1 및 제2대체 인스트럭션을 저장하는 메모리 수단과; 상기 메모리 수단에 접속되고, 제1단일 오프셋 값을 가지며, 상기 인스트럭션을 실행하는 제1프로세서 소자와; 상기 메모리 수단에 접속되고, 제2단일 오프셋 값을 가지며, 상기 인스트럭션을 실행하는 제2프로세서 소자를 포함하되; 상기 제1프로세서 소자는 인스트럭션 디코드를 구비하고, 상기 제1단일 오프셋 값을 상기 제1유형의 주 인스트럭션과 함께 처리하여 제1논리 오퍼레이션(a first olgical operation)이 수행되도록 하고; 상기 제2프로세서 소자는 인스트럭션 디코드를 구비하고, 상기 제2단일 오프셋 값을 상기 제1유형의 주 인스트럭션과 함께 처리하여 상기 제1논리 오퍼레이션과 상이한 제1논리 오퍼레이션(a second logical operation)이 수행되도록 하고; 상기 제1프로세서 소자의 상기 인스트럭션 디코드는, 상기 제1단일 오프셋 값을 상기 제2유형의 주 인스트럭션과 함께 처리하여 상기 메모리 수단의 상기 제1대체 인스트럭션에 대한 상기 제1어드레스 포인터가 발생되도록 하고, 상기 메모리 수단에 응답하여 상기 제1대체 인스트럭션을 상기 제1프로세서 소자로 출력하고; 상기 제2프로세서 소자의 상기 인스트럭션 디코드는, 상기 제2단일 오프셋 값을 상기 제2유형의 주 인스트럭션과 함께 처리하여 상기 메모리 수단의 상기 제2대체 인스트럭션에 대한 상기 제2어드레스 포인터가 발생되도록 하고, 상기 메모리 수단에 응답하여 상기 제2대체 인스트럭션을 상기 제2프로세서 소자로 출력하며; 상기 메모리 수단으로부터 제공된 단일 인스트럭션은 상기 제1 및 제2프로세서 소자의 여러가지 오퍼레이션을 선택적으로 제어할 수 있는 데이타 처리 시스템.
- 제11항에 있어서, 상기 메모리 수단은, 상기 주 인스트럭션을 저장하는 제1저장 수단과; 상기 대체 인스트럭션을 저장하는 제2저장 수단을 더 포함하는 데이타 처리 시스템.
- 제11항에 있어서, 상기 제2유형의 주 인스트럭션은 대리 인스트럭션이고, 상기 대체 인스트럭션은 상기 주 인스트럭션보다 많은 초 장 인스트럭션 워드인 데이타 처리 시스템.
- 데이타를 처리하는 방법에 있어서, 실행될 때 오퍼레이션을 수행하는 제1유형의 주 인스트럭션, 어드레스 포인터를 제공하는 제2유형의 주 인스트럭션 및 제1 및 제2어드레스 포인터에 의해 제각기 액세스되는 제1 및 제2위치의 제1 및 제2대체 인스트럭션을 저장하는 단계와; 상기 단일 오프셋 값을 제1프로세서 소자에 할당(assing)하는 단계와; 상기 제1단일 오프셋 값을 상기 제2유형의 주 인스트럭션과 함께 처리하여 제1대체 인스트럭션에 대한 제1어드레스 포인터가 발생되도록 하는 단계와, 상기 제1어드레스 포인터 발생에 응답하여 상기 제1대체 인스트럭션을 상기 제1프로세서로 출력하는 단계와; 상기 제2단일 오프셋 값을 제2프로세서 소자에 할당하는 단계와; 상기 제2단일 오프셋 값을 상기 제2유형의 주 인스트럭션과 함께 처리하여 제2대체 인스트럭션에 대한 제2어드레스 포인터가 발생되도록 하는 단계와, 상기 제2어드레스 포인터 발생에 응답하여 상기 제2대체 인스트럭션을 상기 제2프로세서 소자로 출력하는 단계를 포함하되; 단일 전달 인스트럭션(a single vroadcast instrction)은 상기 제1및 제2프로세서 소자의 여러가지 오퍼레이션을 선택적으로 제어할 수 있는 데이타 처리 방법.
- 제14항에 있어서, 상기 제2유형의 주 인스트럭션은 대리 인스트럭션이고, 상기 대체 인스트럭션은 상기 주 이스트럭션보다 많은 초 장 인스트럭션 워드인 데이타 처리 방법.
- 제14항에 있어서, 상기 주 인스트럭션은 단위 길이를 가지고, 상기 대체 인스트럭션은 상기 단위 길이의 정수배인 데이타 처리 방법.
- 제14항에 있어서, 제1유형의 실행 장치 및 제2유형의 실행 장치를 제각기 갖는 상기 제1 및 제2프로세서소자와; 상기 제1유형의 실행 장치를 실행하는 제1실행가능한 영역 및 제2유형의 실행 장치를 실행하는 제2실행가능한 영역을 제각기 갖는 상기 제1 및 제2대체 인스트럭션을 더 포함하는 데이타 처리 방법.
- 제14항에 있어서, 상기 제1단일 오프셋 값 및 상기 제2단일 오프셋 값은 프로그램가능한 값인 데이타 처리 방법.
- 제14항에 있어서, 기본값(a base value)과 제1오프셋 값의 합(sum)과 동일한 값을 갖는 제1포인터 어드레스에 위치되는 상기 제1대체 인스트럭션과; 상기 제1오프셋 값인 상기 제1단일 오프셋 값과; 상기 기본값을 포함하는 상기 제2유형의 주 인스트럭션과; 상기 제1단일 오프셋 값과 상기 제2유형의 주 인스트럭션으로부터의 상기 기본값을 가산하여, 상기 제1포인터 어드레스가 발생되도록 하는 상기 제1프로세서 소자를 더 포함하는 데이타 처리 방법.
- 제19항에 있어서, 기본값과 제2오프셋 값의 합과 동일한 값을 갖는 제2포인터 어드레스 위치되는 상기 제2대체 인스트럭션과; 상기 제2오프셋 값인 상기 제2단일 오프셋 값과; 상기 기본값을 포함하는 상기 제2유형의 주 인스트럭션과; 상기 제2단일 오프셋 값과 상기 제2유형의 주 인스트럭션으로부터의 상기 기본값을 가산하여, 상기 제2포인터 어드레스가 발생되도록 하는 상기 제2프로세서 소자를 더 포함하는 데이타 처리 방법.
- 데이타 처리 시스템에 있어서, 실행될 때 오퍼레이션(a operation)을 수행하는 제1유형의 주 인스트럭션, 어드레스 포인터를 제공하는 제2유형의 주 인스트럭션 및 제1 및 제2어드레스 포인터에 의해 제각기 액세스되는 제 1 및 제2위치의 제1 및 제2대체 인스트럭션을 저장하는 메모리 수단과; 상기 메모리 수단에 접속되고, 제1단일 오프셋 값을 가지며, 상기 인스트럭션을 실행하는 제1프로세서 소자와; 상기 메모리 수단에 접속되고, 제2단일 오프셋 값을 가지며, 상기 인스트럭션을 실행하는 제2프로세서 소자를 포함하되; 상기 메모리 수단은 세그먼트 한정자 인스트럭션(a segment delimiter instruction)및 제1 및 제2단향식 인스트럭션(a first and second simplex instructions)을 더 저장하고, 제각기의 상기 대체 인스트럭션은 상기 제1단향식 인스트럭션을 저장할 수 있는 제1슬롯 영역(a first slot portion) 및 상기 제2단향식 인스트럭션을 저장할수 있는 제2슬롯영역(a second slot portion)을 구비하고; 상기 제1프로세서 소자는 인스트럭션 디코드를 구비하고, 상기 제1유형의 주 인스트럭션을 처리하여 하나의 오퍼레이션이 수행되도록 하고; 상기 제1프로세서 소자의 상기 인스트럭션 디코드는, 상기 제1단일 오프셋 값을 상기 제2유형의 주 인스트럭션과 함께 처리하여 상기 메모리 수단의 상기 제1대체 인스트럭션에 대한 상기 제1어드레스 포인터가 발생되도록 하고, 상기 메모리 수단에 응답하여 상기 제1대체 인스트럭션을 상기 제1프로세서 소자로 출력하고; 상기 제1프로세서 소자의 상기 인스트럭션 디코드는 상기 제1단일 오프셋 값을 상기 세그먼트 한정자 인스트럭션과 함께 처리하여, 상기 제1단향식 인스트럭션이 상기 제1대체 인스트럭션의 상기 제1슬롯 영역에 삽입(insert)되고 상기 제2단향식 인스트럭션이 상기 제1대체 인스트럭션의 상기 제2슬롯 영역에 삽입되도록 하며; 상기 제2프로세서 소자는 인스트럭션 디코드를 포함하고, 상기 제1유형의 주 인스트럭션을 처리하여 하나의 오퍼레이션이 수행되도록 하고; 상기 제2프로세서 소자의 상기 인스트럭션 디코드는, 상기 제2단일 오프셋 값을 상기 제2유형의 주 인스트럭션과 함께 처리하여 상기 메모리 수단의 상기 제2대체 인스트럭션에 대한 상기 제2어드레스 포인터가 발생되도록 하고, 상기 메모리 수단에 응답하여 상기 제2대체 인스트럭션을 상기 제2프로세서 소자로 출력하며; 상기 제2프로세서 소자의 상기 인스트럭션 디코드는 상기 제2단일 오프셋 값을 상기 세그먼트 한정자 인스트럭션과 함께 처리하여, 상기 제1단향식 인스트럭션이 상기 제2대체 인스트럭션의 상기 제1슬롯 영역에 삽입되고 상기 제2단향식 인스트럭션이 상기 제2대체 인스트럭션의 상기 제2슬롯 영역에 삽입되도록 하며; 상기 메모리 수단으로부터 제공된 인스트럭션은 상기 제1 및 제2프로세스 소자의 여러가지 오퍼레이션을 선택적으로 제어할 수 있는 데이타 처리 시스템.
- 제21항에 있어서, 상기 제1단향식 인스트럭션에 대한 제1실행 플래그(a first execution flag) 및 상기 제2단향식 인스트럭션에 대한 제2실행 플래그(a second execution flag)를 포함하는 상기 세그먼트 한정자 인스트럭션과; 상기 제1단향식 인스트럭션을 선택적으로 실행하고, 상기 제1실행 플래그에 응답하여 상기 제1단향식 인스트럭션을 상기 대체 인스트럭션의 상기 제1슬롯 영역에 삽입하는 상기 프로세서 소자와; 상기 제2단향식 인스트럭션을 선택적으로 실행하고, 상기 제2실행 플래그에 응답하여 상기 제2단향식 인스트럭션을 상기 대체 인스트럭션의 상기 제2슬롯 영역에 삽입하는 상기 프로세스 소자를 더 포함하는 데이타 처리 시스템.
- 제21항에 있어서, 상기 제1단향식 인스트럭션에 대한 제1실행 플래그 및 상기 제2단향식 인스트럭션에 대한 제2실행 플래그를 포함하는 상기 세그먼트 한정자 인스트럭션과; 상기 제1실행 플래그에 응답하여, 상기 대체 인스트럭션의 상기 제1슬롯 영역에서 상기 제1단향식 인스트럭션을 선택적으로 실행하는 상기 프로세서 소자와; 상기 제2실행 플래그에 응답하여, 상기 대체 인스트럭션의 상기 제2슬롯 영역에서 상기 제2단향식 인스트럭션을 선택적으로 실행하는 상기 프로세서 소자를 더 포함하는 데이타 처리 시스템.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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