JPS6049332B2 - マイクロプログラム制御方式 - Google Patents
マイクロプログラム制御方式Info
- Publication number
- JPS6049332B2 JPS6049332B2 JP52009374A JP937477A JPS6049332B2 JP S6049332 B2 JPS6049332 B2 JP S6049332B2 JP 52009374 A JP52009374 A JP 52009374A JP 937477 A JP937477 A JP 937477A JP S6049332 B2 JPS6049332 B2 JP S6049332B2
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- JP
- Japan
- Prior art keywords
- microinstruction
- control memory
- sub
- register
- microprogram
- Prior art date
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- Expired
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/268—Microinstruction selection not based on processing results, e.g. interrupt, patch, first cycle store, diagnostic programs
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- Engineering & Computer Science (AREA)
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- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明は情報処理システム処理装置における改良された
マイクロプログラム制御方式に関する。
マイクロプログラム制御方式に関する。
ストアトプログラム方式を採用する情報処理装置におい
ては、命令の読出し、命令の解読、解読した命令の実行
という一連のステップを繰返すことにより所定の処理が
実行される。前記ステップは更に基本的ないくつかのマ
イクロプロステップに分解できる。これら個々のマイク
ロステップをマイクロ命令といい、これを組合せて各命
令の実行を行うものがマイクロプログラム制御方式によ
る情報処理装置てある。各マイクロ命令の組み合わされ
た一連のステップがマイクロプログラムであり、このマ
イクロプログラムが記憶されるメモリを制御メモリとい
う。第１図はマイクロプログラム制御方式をとる一般的
な処理装置のブロック図である。
ては、命令の読出し、命令の解読、解読した命令の実行
という一連のステップを繰返すことにより所定の処理が
実行される。前記ステップは更に基本的ないくつかのマ
イクロプロステップに分解できる。これら個々のマイク
ロステップをマイクロ命令といい、これを組合せて各命
令の実行を行うものがマイクロプログラム制御方式によ
る情報処理装置てある。各マイクロ命令の組み合わされ
た一連のステップがマイクロプログラムであり、このマ
イクロプログラムが記憶されるメモリを制御メモリとい
う。第１図はマイクロプログラム制御方式をとる一般的
な処理装置のブロック図である。
図において制御メモリ１はアドレスレジスタ５の内容で
アクセスされ、読み出されたマイクロ命令はマイクロ命
令レジスタ２にセットされる。１０はマイクロ命令によ
り制御されるデータ処理部で、マイクロ命令レジスタ２
の各フィールドによりレジスタ群６の特定レジスタが選
択され、その内容がデータバス７にのり、演算回路８で
処理され結果がデータバス９を通つて再びレジスタ群６
のあるレジスタに格納される。
アクセスされ、読み出されたマイクロ命令はマイクロ命
令レジスタ２にセットされる。１０はマイクロ命令によ
り制御されるデータ処理部で、マイクロ命令レジスタ２
の各フィールドによりレジスタ群６の特定レジスタが選
択され、その内容がデータバス７にのり、演算回路８で
処理され結果がデータバス９を通つて再びレジスタ群６
のあるレジスタに格納される。
次のマイクロ命令の読み出しは、通常はアドレスレジス
タ５の内容に加算回路３で＋１だけ加え、それを選択回
路４を通して再びアドレスレジスタ５にセットすること
により行われるが、ステップの分岐の場合にはマイクロ
命令レジスタ２の特定フィールドの内容を選択回路４を
通してアドレスレジスタ５にセットすることノにより行
われる。一般にこの種のマイクロプログラム制御方式に
おいては、制御メモリ１より読み出される一語が１マイ
クロ命令として実行され、データ処理部１０の処理を並
列化した水平形マイクロ命令形式をｓ採用すると、マイ
クロ命令のビット数が長くなり、これにより制御メモリ
１のビット数が長くなる為、処理の並列化に比例して制
御メモリが高価になつていた。
タ５の内容に加算回路３で＋１だけ加え、それを選択回
路４を通して再びアドレスレジスタ５にセットすること
により行われるが、ステップの分岐の場合にはマイクロ
命令レジスタ２の特定フィールドの内容を選択回路４を
通してアドレスレジスタ５にセットすることノにより行
われる。一般にこの種のマイクロプログラム制御方式に
おいては、制御メモリ１より読み出される一語が１マイ
クロ命令として実行され、データ処理部１０の処理を並
列化した水平形マイクロ命令形式をｓ採用すると、マイ
クロ命令のビット数が長くなり、これにより制御メモリ
１のビット数が長くなる為、処理の並列化に比例して制
御メモリが高価になつていた。
本発明は上記欠点に鑑みてなされたものであり、改良さ
れた制御メモリ構成により、水平形マイクロ命令形式に
よる制御メモリのコストアップをおさえた制御方式を提
供することを目的とする。
れた制御メモリ構成により、水平形マイクロ命令形式に
よる制御メモリのコストアップをおさえた制御方式を提
供することを目的とする。
通常処理性能の向上を目的として処理を並列化し、水平
形マイクロ命令形式を採用すると、マイクロ命令の各フ
ィールドの使用頻度は落ちると考えられる。
形マイクロ命令形式を採用すると、マイクロ命令の各フ
ィールドの使用頻度は落ちると考えられる。
特に使用頻度も低く、処理性能に対する寄与も小さいフ
ィールドは通常使用する必要がない。本発明によればマ
イクロ命令において通常は必要とされないフィールドと
通常必要とするフィールドを分けて、後者を常にメイン
の制御メモリより読出する共に、前者は必要に応じて第
２・第３のサブの制御メモリより読出し、以つて可変長
のマイクロ命令を処理に応じて使い分けることができる
。
ィールドは通常使用する必要がない。本発明によればマ
イクロ命令において通常は必要とされないフィールドと
通常必要とするフィールドを分けて、後者を常にメイン
の制御メモリより読出する共に、前者は必要に応じて第
２・第３のサブの制御メモリより読出し、以つて可変長
のマイクロ命令を処理に応じて使い分けることができる
。
以下、第２図、第３図を使用して本発明に関し詳細に説
明する。
明する。
第２図は本発明によるマイクロプログラム制御方式を示
すブロック図である。
すブロック図である。
図において、１１はサブの制御メモリであり、１２は該
サブの制御メモリ１１より読み出されたデータがセット
されるマイクロ命令レジスタである。サブの制御メモＩ
川１はメインのマイクロ命令レジスタ２に格納されてい
るマイクロ命令の一部フィールドによりアドレス指定さ
れてアクセスされ、読出された情報処理システムをサブ
のマイクロ命令レジスタ１２へ入力する。サブのマイク
ロ命令レジスタ１２の出力は、メインのマイクロ命令レ
ジスタ２の出力と共にデータ処理部１０に供給される。
メインのマイクロ命令レジスタ２に格納されているマイ
クロ命令の一部フィールドの中には、サブの制御メモリ
１１より読み出されたマイクロ命令を使用！すべきこと
を指示する情報があり、この指示情報が検知されたとき
にのみサブのマイクロ命令部分が使用されるべきである
が、第２図には示されていない。第３図は本発明による
制御メモリの構成法を示４す実施例である。メインの制
御メモリ１のマイクロ命令は、サブの制御メモリ１１を
使用すべきことを指示するビット１０１と、サブの制御
メモリ１１のアドレスを指定するフィールド１０２と、
通常の制御フィールド１０３，１０４から成る。ビット
１０１が“１゛であることが検知されると、フィールド
１０２のアドレス指定により、サブの制御メモリ１１の
全フィールド１０５が読出され、サブのマイクロ命令レ
ジスタ１２へ格納される。ビット１０１が“゜０゛の場
合、フィールド１０２は通常の制御フィールドとして使
用されてもよい。本発明によりマイクロプログラム制御
がなされノるとき、マイクロ命令アドレスがｋ番地であ
るときに第３図に示される如く、ビット１０１が゜゜１
゛であることを検知すると、フィールド１０３，１０４
によりマイクロ命令を実行すると共に、フィールド１０
２により、サブの制御メモリ１１のａ番地が読出され、
サブのマイクロ命令アドレス１２に格納される。
サブの制御メモリ１１より読み出されたデータがセット
されるマイクロ命令レジスタである。サブの制御メモＩ
川１はメインのマイクロ命令レジスタ２に格納されてい
るマイクロ命令の一部フィールドによりアドレス指定さ
れてアクセスされ、読出された情報処理システムをサブ
のマイクロ命令レジスタ１２へ入力する。サブのマイク
ロ命令レジスタ１２の出力は、メインのマイクロ命令レ
ジスタ２の出力と共にデータ処理部１０に供給される。
メインのマイクロ命令レジスタ２に格納されているマイ
クロ命令の一部フィールドの中には、サブの制御メモリ
１１より読み出されたマイクロ命令を使用！すべきこと
を指示する情報があり、この指示情報が検知されたとき
にのみサブのマイクロ命令部分が使用されるべきである
が、第２図には示されていない。第３図は本発明による
制御メモリの構成法を示４す実施例である。メインの制
御メモリ１のマイクロ命令は、サブの制御メモリ１１を
使用すべきことを指示するビット１０１と、サブの制御
メモリ１１のアドレスを指定するフィールド１０２と、
通常の制御フィールド１０３，１０４から成る。ビット
１０１が“１゛であることが検知されると、フィールド
１０２のアドレス指定により、サブの制御メモリ１１の
全フィールド１０５が読出され、サブのマイクロ命令レ
ジスタ１２へ格納される。ビット１０１が“゜０゛の場
合、フィールド１０２は通常の制御フィールドとして使
用されてもよい。本発明によりマイクロプログラム制御
がなされノるとき、マイクロ命令アドレスがｋ番地であ
るときに第３図に示される如く、ビット１０１が゜゜１
゛であることを検知すると、フィールド１０３，１０４
によりマイクロ命令を実行すると共に、フィールド１０
２により、サブの制御メモリ１１のａ番地が読出され、
サブのマイクロ命令アドレス１２に格納される。
次のマイクロ命令はｋ＋１番地であるとすると、ｋ＋１
番地のマイクロ命令と共に前マイクロステップで用意さ
れたサブのマイクロ命令レジスタ１２の内容が合せてマ
イクロ命令として実行される。前マイクロステップでビ
ット１０１が゛１゛であつた場合にのみサブのマイクロ
命令を活性化する手法としては、サブのマイクロ命令レ
ジスタ１２を１ビット拡張し、ビット１０１を入力し、
このビットの出力により他のビットを抑止する方法、あ
るいはビット１０１が′６０゛５の場合にはサブのマイ
クロ命令レジスタ１２にはサブの制御メモリ１１の出力
を入力せずに、レジスタ１２をリセットする方法等考え
られるが、いずれの手法であつてもよい。
番地のマイクロ命令と共に前マイクロステップで用意さ
れたサブのマイクロ命令レジスタ１２の内容が合せてマ
イクロ命令として実行される。前マイクロステップでビ
ット１０１が゛１゛であつた場合にのみサブのマイクロ
命令を活性化する手法としては、サブのマイクロ命令レ
ジスタ１２を１ビット拡張し、ビット１０１を入力し、
このビットの出力により他のビットを抑止する方法、あ
るいはビット１０１が′６０゛５の場合にはサブのマイ
クロ命令レジスタ１２にはサブの制御メモリ１１の出力
を入力せずに、レジスタ１２をリセットする方法等考え
られるが、いずれの手法であつてもよい。
又、本発明の実施例においては特にサブとして第２の制
御メモリを用いる場合を説明たが、更に第３の制御メモ
リを用いる等、複数個の制御メモリを用いる場合も本発
明が意図する範囲であることはいうまでもない。以上説
明の如く、本発明によればサブの制御メモリの容量は目
的に応じて設定が可能であり、マイクロ命令のフィール
ドの配置を工夫することにより、非常に大きなビット長
のマイクロ命令の設計が経済的に効率よく実現が可能と
なるものである。
御メモリを用いる場合を説明たが、更に第３の制御メモ
リを用いる等、複数個の制御メモリを用いる場合も本発
明が意図する範囲であることはいうまでもない。以上説
明の如く、本発明によればサブの制御メモリの容量は目
的に応じて設定が可能であり、マイクロ命令のフィール
ドの配置を工夫することにより、非常に大きなビット長
のマイクロ命令の設計が経済的に効率よく実現が可能と
なるものである。
第１図はマイクロプログラム制御方式をとる一般的な処
理装置のブロック図、第２図は本発明によるマイクロプ
ログラム制御方式を実現するための実施例、第３図は本
発明による制御メモリの構成法を示した概略図である。
理装置のブロック図、第２図は本発明によるマイクロプ
ログラム制御方式を実現するための実施例、第３図は本
発明による制御メモリの構成法を示した概略図である。
Claims (1)
- １ マイクロプログラムにより制御される情報処理シス
テムにおいて、水平型マイクロ命令の比較的使用頻度の
低いフィールドを格納する少なくとも１個のサブコント
ロールメモリと、水平型マイクロ命令の比較的使用頻度
の高いフィールドおよび前記サブコントロールメモリの
使用を指示する指示情報処理システムを格納するメイン
コントロールメモリと、通常は前記メインコントロール
メモリから読み出されたビット長のマイクロ命令を実行
し前記指示情報処理システムが有意となつているときに
は前記両コントロールメモリより読み出されたビット長
のマイクロ命令を実行する手段とを具備することを特徴
とするマイクロプログラム制御方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52009374A JPS6049332B2 (ja) | 1977-01-31 | 1977-01-31 | マイクロプログラム制御方式 |
| US06/116,567 US4251862A (en) | 1977-01-31 | 1980-01-29 | Control store organization in a microprogrammed data processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52009374A JPS6049332B2 (ja) | 1977-01-31 | 1977-01-31 | マイクロプログラム制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5394740A JPS5394740A (en) | 1978-08-19 |
| JPS6049332B2 true JPS6049332B2 (ja) | 1985-11-01 |
Family
ID=11718678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52009374A Expired JPS6049332B2 (ja) | 1977-01-31 | 1977-01-31 | マイクロプログラム制御方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4251862A (ja) |
| JP (1) | JPS6049332B2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4484261A (en) * | 1981-01-19 | 1984-11-20 | Texas Instruments Incorporated | Data processing system having interlinked fast and slow memory means and interlinked program counters |
| US4488219A (en) * | 1982-03-18 | 1984-12-11 | International Business Machines Corporation | Extended control word decoding |
| JPS5960652A (ja) * | 1982-09-30 | 1984-04-06 | Fujitsu Ltd | デ−タ処理装置 |
| JPS5987547A (ja) * | 1982-11-12 | 1984-05-21 | Hitachi Ltd | マイクロアドレス拡張方式 |
| IT1153668B (it) * | 1982-11-24 | 1987-01-14 | Honeywell Inf Systems | Organizzazione di memoria di controllo |
| US4586133A (en) * | 1983-04-05 | 1986-04-29 | Burroughs Corporation | Multilevel controller for a cache memory interface in a multiprocessing system |
| US4594658A (en) * | 1983-04-05 | 1986-06-10 | Burroughs Corporation | Hierarchy of control stores for overlapped data transmission |
| US4685058A (en) * | 1983-08-29 | 1987-08-04 | Amdahl Corporation | Two-stage pipelined execution unit and control stores |
| GB8404480D0 (en) * | 1984-02-21 | 1984-03-28 | Int Computers Ltd | Microprogram control |
| US4812972A (en) * | 1984-06-20 | 1989-03-14 | Convex Computer Corporation | Microcode computer having dispatch and main control stores for storing the first and the remaining microinstructions of machine instructions |
| JPS61110256A (ja) * | 1984-11-02 | 1986-05-28 | Hitachi Ltd | 複数の演算部を有するプロセツサ |
| JPS61170828A (ja) * | 1985-01-24 | 1986-08-01 | Hitachi Ltd | マイクロプログラム制御装置 |
| JPS6282402A (ja) * | 1985-10-07 | 1987-04-15 | Toshiba Corp | シ−ケンス制御装置 |
| US5371864A (en) * | 1992-04-09 | 1994-12-06 | International Business Machines Corporation | Apparatus for concurrent multiple instruction decode in variable length instruction set computer |
| US8583895B2 (en) * | 1996-05-15 | 2013-11-12 | Nytell Software LLC | Compressed instruction format for use in a VLIW processor |
| US6237101B1 (en) | 1998-08-03 | 2001-05-22 | International Business Machines Corporation | Microprocessor including controller for reduced power consumption and method therefor |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3766532A (en) * | 1972-04-28 | 1973-10-16 | Nanodata Corp | Data processing system having two levels of program control |
| US3786434A (en) * | 1972-12-20 | 1974-01-15 | Ibm | Full capacity small size microprogrammed control unit |
| US3800293A (en) * | 1972-12-26 | 1974-03-26 | Ibm | Microprogram control subsystem |
| US3859705A (en) * | 1973-02-13 | 1975-01-14 | Kuhlman Corp | Machines for the manufacture of spring assemblies |
| US3859636A (en) * | 1973-03-22 | 1975-01-07 | Bell Telephone Labor Inc | Microprogram controlled data processor for executing microprogram instructions from microprogram memory or main memory |
| FR2253435A5 (ja) * | 1973-11-30 | 1975-06-27 | Honeywell Bull Soc Ind | |
| US3953833A (en) * | 1974-08-21 | 1976-04-27 | Technology Marketing Incorporated | Microprogrammable computer having a dual function secondary storage element |
| US4038643A (en) * | 1975-11-04 | 1977-07-26 | Burroughs Corporation | Microprogramming control system |
| US4085439A (en) * | 1976-08-27 | 1978-04-18 | Itek Corporation | Computer programming system having greatly reduced storage capacity and high speed |
| US4070703A (en) * | 1976-09-27 | 1978-01-24 | Honeywell Information Systems Inc. | Control store organization in a microprogrammed data processing system |
-
1977
- 1977-01-31 JP JP52009374A patent/JPS6049332B2/ja not_active Expired
-
1980
- 1980-01-29 US US06/116,567 patent/US4251862A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4251862A (en) | 1981-02-17 |
| JPS5394740A (en) | 1978-08-19 |
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