JPH04132266A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04132266A JPH04132266A JP25372990A JP25372990A JPH04132266A JP H04132266 A JPH04132266 A JP H04132266A JP 25372990 A JP25372990 A JP 25372990A JP 25372990 A JP25372990 A JP 25372990A JP H04132266 A JPH04132266 A JP H04132266A
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Links
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は、電力用ＭＯＳＦＥＴあるいは絶縁ゲート型バ
イポーラトランジスタのような電力用半導体素子に保護
回路を付加した半導体装置に関する。
イポーラトランジスタのような電力用半導体素子に保護
回路を付加した半導体装置に関する。
例えばＩ ＧＢＴを短絡状態において保護するために、
第２図に示したような保護回路を付加することが特開平
２−６６９７５号公報により公知である。
第２図に示したような保護回路を付加することが特開平
２−６６９７５号公報により公知である。
図において主端子１１．１２の間に主■ＧＢＴ素子１３
と副Ｉ ＧＢＴ素子１４が並列接続されている。その他
に検出抵抗１５の出力電圧ｖ１がゲートに印加されるＭ
ＯＳＦＥＴ１６が備えられている。このＭＯＳＦＥＴの
ドレインはＩＧＢＴ１３，１４のゲート入力端子１７に
、ソースは主端子１２に接続されている。
と副Ｉ ＧＢＴ素子１４が並列接続されている。その他
に検出抵抗１５の出力電圧ｖ１がゲートに印加されるＭ
ＯＳＦＥＴ１６が備えられている。このＭＯＳＦＥＴの
ドレインはＩＧＢＴ１３，１４のゲート入力端子１７に
、ソースは主端子１２に接続されている。
副素子１４はＩＧＢＴ１３を構成する複数の全く同一（
７）ｒＧＢＴユニットの一つまたは複数個から形成され
ている。負荷が短絡して主端子１１．１２間の電圧が急
上昇したときには、副業子１４から検出抵抗１５を遣し
て流れる電流が増大し、Ｖ、がＭＯ５ＦＥＴ１６のしき
い値電圧に達するため、ＭＯ５ＦＥＴ１６がオンして素
子１３．１４のゲート電圧を下げる。
７）ｒＧＢＴユニットの一つまたは複数個から形成され
ている。負荷が短絡して主端子１１．１２間の電圧が急
上昇したときには、副業子１４から検出抵抗１５を遣し
て流れる電流が増大し、Ｖ、がＭＯ５ＦＥＴ１６のしき
い値電圧に達するため、ＭＯ５ＦＥＴ１６がオンして素
子１３．１４のゲート電圧を下げる。
これによりＩＧＢＴ１３，１４の電流を′ｆ１４ｉ１１
することができる。
することができる。
しかし、第２図のような半導体装置では、Ｖ。
が補助素子１６のしきい値電圧を越えなければ短絡保Ｉ
ＩＩＩＩ能が動作せず、それまでに素子１３．１４に過
大な電流が流れることになる。また、通常トランジスタ
のオン時に主端子１１．１２の間の電位差は０．５ｖ以
下であり、１ｖ以下の小さいｖｌで短絡保護機能を働か
せたいが、第２図のような保護回路では困難である。
ＩＩＩＩ能が動作せず、それまでに素子１３．１４に過
大な電流が流れることになる。また、通常トランジスタ
のオン時に主端子１１．１２の間の電位差は０．５ｖ以
下であり、１ｖ以下の小さいｖｌで短絡保護機能を働か
せたいが、第２図のような保護回路では困難である。
本発明の目的は、上述の問題を解決し、検出抵抗の出力
電圧Ｖ、の小さい値で主素子の電流制限ができ、主素子
に過電流の流れる範囲をできるだけ小さく設定できる半
導体装置を提供することにある。
電圧Ｖ、の小さい値で主素子の電流制限ができ、主素子
に過電流の流れる範囲をできるだけ小さく設定できる半
導体装置を提供することにある。
（ｌＩＩＩＩを解決するための手段〕
上記の目的の達成のために、本発明は、第一の主端子と
第二の主端子との間を流れる主電流を間圧するＩＩＩ端
子を有する半導体素子の複数個を一つの半導体基板に作
成し、各主端子およびｍｍｍ子のいずれも並列に接続し
た半導体装置において、並列接続された半導体素子の少
なくとも一つと第二の主端子の間に検出抵抗が接続され
、その検出抵抗の両端間の電圧が前記半導体素子のｗｔ
ｍａ子と第二の主端子との間に接続されたデプリーショ
ン型ＭＯＳＦＥＴのソース・ゲート間に入力されるもの
とする。また、本発明は、上記の半導体装置において、
並列接続された半導体素子の少なくとも一つと第二の主
端子の間に検出抵抗が接続され、その抵抗の両端間の電
圧が少なくともデプリーション型を含むＭＯＳＦＥＴを
直列接続してなルインバータに入力され、そのインバー
タの出力電圧が前記半導体素子のｍｍｍ子と第二の主端
子との間に接続された補助スイッチング素子のｍｍｍ子
に人力されるものとする。そしてデプリーション型ＭＯ
ＳＦＥＴを直列接続してなるインバータの出力がデプリ
ーション型ＭＯＳＦＥＴを直列接続してなるインバータ
を介して補助スイッチング素子の割１１３１子に入力さ
れるか、あるいはエンハンスメント型ＭＯＳＦＥＴとデ
プリーション型ＭＯＳＦＥＴを直列接続してなるインバ
ータのエンハンスメント型ＭＯＳＦＥＴのゲートに入力
され、そのインバータの出力が補助スイッチング素子の
制御端子に入力されるものとする。さらに、そのような
補助スイッチング素子として、エンハンスメント型ＭＯ
ＳＦＥＴあるいはデプリーション型ＭＯＳＦＥＴを用い
ることが有効である。
第二の主端子との間を流れる主電流を間圧するＩＩＩ端
子を有する半導体素子の複数個を一つの半導体基板に作
成し、各主端子およびｍｍｍ子のいずれも並列に接続し
た半導体装置において、並列接続された半導体素子の少
なくとも一つと第二の主端子の間に検出抵抗が接続され
、その検出抵抗の両端間の電圧が前記半導体素子のｗｔ
ｍａ子と第二の主端子との間に接続されたデプリーショ
ン型ＭＯＳＦＥＴのソース・ゲート間に入力されるもの
とする。また、本発明は、上記の半導体装置において、
並列接続された半導体素子の少なくとも一つと第二の主
端子の間に検出抵抗が接続され、その抵抗の両端間の電
圧が少なくともデプリーション型を含むＭＯＳＦＥＴを
直列接続してなルインバータに入力され、そのインバー
タの出力電圧が前記半導体素子のｍｍｍ子と第二の主端
子との間に接続された補助スイッチング素子のｍｍｍ子
に人力されるものとする。そしてデプリーション型ＭＯ
ＳＦＥＴを直列接続してなるインバータの出力がデプリ
ーション型ＭＯＳＦＥＴを直列接続してなるインバータ
を介して補助スイッチング素子の割１１３１子に入力さ
れるか、あるいはエンハンスメント型ＭＯＳＦＥＴとデ
プリーション型ＭＯＳＦＥＴを直列接続してなるインバ
ータのエンハンスメント型ＭＯＳＦＥＴのゲートに入力
され、そのインバータの出力が補助スイッチング素子の
制御端子に入力されるものとする。さらに、そのような
補助スイッチング素子として、エンハンスメント型ＭＯ
ＳＦＥＴあるいはデプリーション型ＭＯＳＦＥＴを用い
ることが有効である。
半導体素子の制ｍｓ子とそれに接続される抵抗との接続
点と第二の主端子との間に接続したデプリーション型Ｍ
ＯＳ Ｆ ＥＴには検出抵抗の出力電圧の如何にかかわ
らず電流が流れろので、半導体素子のｉＩ！御電圧電圧
前記抵抗とデプリーシ胃ン型ＭＯＳＦＥＴの抵抗とによ
り分圧されて主素子および副素子の制御端子に印加され
る。その状態で主素子および副素子がオンするようにす
れば、主端子間に流れる電流の増大によりｌ１１ｍ端子
の印加電圧が低下することによって、検出抵抗の出力電
圧の小さいときにでも主索子、Ｓ素子の電流を制御でき
る。また、検出抵抗の出力電圧をインバータを介して補
助スイッチング素子を制御端子に入力すれば、検出抵抗
の出力電圧が増幅されて、補助スイッチング素子の：制
御端子に入力されるので、検出抵抗の出力電圧の小さい
値で補助スイッチング素子をオンすることができる。
点と第二の主端子との間に接続したデプリーション型Ｍ
ＯＳ Ｆ ＥＴには検出抵抗の出力電圧の如何にかかわ
らず電流が流れろので、半導体素子のｉＩ！御電圧電圧
前記抵抗とデプリーシ胃ン型ＭＯＳＦＥＴの抵抗とによ
り分圧されて主素子および副素子の制御端子に印加され
る。その状態で主素子および副素子がオンするようにす
れば、主端子間に流れる電流の増大によりｌ１１ｍ端子
の印加電圧が低下することによって、検出抵抗の出力電
圧の小さいときにでも主索子、Ｓ素子の電流を制御でき
る。また、検出抵抗の出力電圧をインバータを介して補
助スイッチング素子を制御端子に入力すれば、検出抵抗
の出力電圧が増幅されて、補助スイッチング素子の：制
御端子に入力されるので、検出抵抗の出力電圧の小さい
値で補助スイッチング素子をオンすることができる。
第１図は本発明の一実施例の回路を示し、第２図と共通
の部分には同一の符号が付されている。
の部分には同一の符号が付されている。
第２図と異なる点は、検出抵抗１５の出力電圧ｖ１がゲ
ートに印加されるＭＯＳＦＥＴ１６がデプリーション型
ＭＯＳＦＥＴである点で、そのドレイン端子が、ゲート
入力１子１７と主Ｉ ＧＢＴ素子１３および副Ｉ ＧＢ
Ｔ素子１４のゲートとの間に接続されるゲート抵抗１８
とのＷＩ統点点１９接続される。
ートに印加されるＭＯＳＦＥＴ１６がデプリーション型
ＭＯＳＦＥＴである点で、そのドレイン端子が、ゲート
入力１子１７と主Ｉ ＧＢＴ素子１３および副Ｉ ＧＢ
Ｔ素子１４のゲートとの間に接続されるゲート抵抗１８
とのＷＩ統点点１９接続される。
第３図は、シリコン基板に形成された主ＩＧＢＴ素子１
３、第４図は補助ＭＯＳＦＥＴ素子１６の構造をそれぞ
れ示す、シリコン基板の大部分には主Ｉ ＧＢＴ素子１
３が形成され、そのうちの一つは副ＩＧＢＴ素子１４と
して働き、この図には示さないが、基板上に各素子のゲ
ート電極と同様成膜される多結晶シリコンよりなる検出
抵抗１５に接続されている。ＩＧＢＴ素子の設けられな
い部分にはＭＯＳＦＥＴ１６が作成され、ドレインは、
一部が各Ｉ ＧＢＴ素子のゲート電極となる多結晶シリ
コン膜に接続され、ソースは、検出抵抗１５の他端と共
に各Ｉ ＧＢＴ素子のソース電極９と共通のアルミニウ
ム配線電極に接触する。主素子１３．副業子１４に接続
されるゲート抵抗１８もこの図には示さないが、例えば
多結晶シリコン膜で形成される。第３図において、ｐ゛
シリコン基板１の上にｎ゛バッファ８７７７層２層され
たｎ−エピタキシャル層３に多数のｐベース層４が形成
される。ｐベース層４の中には中央に環状にソースＮ５
が形成され、このソース層５とｎ−層３の間のｐベース
層４にチャネルが形成されるよう、多結晶シリコン膜か
らなるゲート電極７がゲート酸化！Ｉ６を介して設けら
れている。ゲート電ｆｆ１７はさらに絶縁膜８で覆われ
、その′ｌＩＡ縁膜の開口部８１でベース層４およびソ
ース層５に接触するアルミニウム配線がソース電極９を
形成している。別にｐ°基板１の下面にはドレイン電＄
１１０が接触している。
３、第４図は補助ＭＯＳＦＥＴ素子１６の構造をそれぞ
れ示す、シリコン基板の大部分には主Ｉ ＧＢＴ素子１
３が形成され、そのうちの一つは副ＩＧＢＴ素子１４と
して働き、この図には示さないが、基板上に各素子のゲ
ート電極と同様成膜される多結晶シリコンよりなる検出
抵抗１５に接続されている。ＩＧＢＴ素子の設けられな
い部分にはＭＯＳＦＥＴ１６が作成され、ドレインは、
一部が各Ｉ ＧＢＴ素子のゲート電極となる多結晶シリ
コン膜に接続され、ソースは、検出抵抗１５の他端と共
に各Ｉ ＧＢＴ素子のソース電極９と共通のアルミニウ
ム配線電極に接触する。主素子１３．副業子１４に接続
されるゲート抵抗１８もこの図には示さないが、例えば
多結晶シリコン膜で形成される。第３図において、ｐ゛
シリコン基板１の上にｎ゛バッファ８７７７層２層され
たｎ−エピタキシャル層３に多数のｐベース層４が形成
される。ｐベース層４の中には中央に環状にソースＮ５
が形成され、このソース層５とｎ−層３の間のｐベース
層４にチャネルが形成されるよう、多結晶シリコン膜か
らなるゲート電極７がゲート酸化！Ｉ６を介して設けら
れている。ゲート電ｆｆ１７はさらに絶縁膜８で覆われ
、その′ｌＩＡ縁膜の開口部８１でベース層４およびソ
ース層５に接触するアルミニウム配線がソース電極９を
形成している。別にｐ°基板１の下面にはドレイン電＄
１１０が接触している。
デプリーション型ＭＯ５ＦＥＴ１６は、第４図に示すよ
うにｐベース層４にソース層５１とドレイン層５２を設
け、その中間の表面層にりんなどを拡散してｎチャネル
５３を形成し、その上にゲート酸化膜６を介してゲート
電極７１を設けることにより形成されている。ソース層
５１．ドレイン層５２とｎ層３の間にチャネルが形成さ
れないようその上には厚い酸化膜６１が形成されている
。多結晶シリコン膜を覆う絶縁膜８の開口部８２ではソ
ース層５１およびベース層４がＭ配線９１に、開口部８
３ではドレイン層５２がＭ配線９２に接触し、このＭ配
線９２の他端は絶縁膜８の開口部８４でゲート電極７に
接続されている。Ａ７配線９１の他端はＩＧＢＴ素子１
３のソース電極９に連結されている。このようなＭＯＳ
ＦＥＴ１６のベース層４は主素子１３のベース層４と、
ソース層５１およびドレイン層５２はソース層５と同一
工程で形成できることは明らかである。なお、図示しな
いが副Ｉ ＧＢＴ素子１４は主Ｉ ＧＢＴ素子１３と全
く同一構造である。
うにｐベース層４にソース層５１とドレイン層５２を設
け、その中間の表面層にりんなどを拡散してｎチャネル
５３を形成し、その上にゲート酸化膜６を介してゲート
電極７１を設けることにより形成されている。ソース層
５１．ドレイン層５２とｎ層３の間にチャネルが形成さ
れないようその上には厚い酸化膜６１が形成されている
。多結晶シリコン膜を覆う絶縁膜８の開口部８２ではソ
ース層５１およびベース層４がＭ配線９１に、開口部８
３ではドレイン層５２がＭ配線９２に接触し、このＭ配
線９２の他端は絶縁膜８の開口部８４でゲート電極７に
接続されている。Ａ７配線９１の他端はＩＧＢＴ素子１
３のソース電極９に連結されている。このようなＭＯＳ
ＦＥＴ１６のベース層４は主素子１３のベース層４と、
ソース層５１およびドレイン層５２はソース層５と同一
工程で形成できることは明らかである。なお、図示しな
いが副Ｉ ＧＢＴ素子１４は主Ｉ ＧＢＴ素子１３と全
く同一構造である。
補助素子１６のチャネル部にｎチャネル５３を形成する
ことにより、第５図に示すような特性を有するデプリー
ション型ｎチャネルＭＯＳ Ｆ ＥＴが得られる。この
場合、検出抵抗１５の端の電位Ｖ、が小さいときでも、
極端な場合Ｏでも、補助素子１６は遮断状態でなく、電
流を流す状態である。従って、ゲート入力端子１７に、
例えば８ｖの電圧をかけてＩ ＧＢＴ素子Ｌ３．１４を
オンにするためには、ゲート抵抗１８と補助素子１６の
オン抵抗の間の電圧分担で決まる接続点１９の電位をＩ
ＧＢＴ素子１３゜１４のしきい値電圧、例えば３．５
ｖより大きい値である５ｖ以上となるように条件を決め
ればよい。
ことにより、第５図に示すような特性を有するデプリー
ション型ｎチャネルＭＯＳ Ｆ ＥＴが得られる。この
場合、検出抵抗１５の端の電位Ｖ、が小さいときでも、
極端な場合Ｏでも、補助素子１６は遮断状態でなく、電
流を流す状態である。従って、ゲート入力端子１７に、
例えば８ｖの電圧をかけてＩ ＧＢＴ素子Ｌ３．１４を
オンにするためには、ゲート抵抗１８と補助素子１６の
オン抵抗の間の電圧分担で決まる接続点１９の電位をＩ
ＧＢＴ素子１３゜１４のしきい値電圧、例えば３．５
ｖより大きい値である５ｖ以上となるように条件を決め
ればよい。
素子１３．１４に過電流が流れ、ｖｌが大きくなると相
対的にＭＯＳＦＥＴ１６の抵抗値が低下し、点１９の電
位が下がり、ＴＧＢＴの電流が１ｑ１１１１１されるこ
とになる。第６図はこの半導体装置のオン時および異常
発生時のｖｌ、ゲート入力端子１７への印加電圧および
接続点１９の電位の変化を示す。
対的にＭＯＳＦＥＴ１６の抵抗値が低下し、点１９の電
位が下がり、ＴＧＢＴの電流が１ｑ１１１１１されるこ
とになる。第６図はこの半導体装置のオン時および異常
発生時のｖｌ、ゲート入力端子１７への印加電圧および
接続点１９の電位の変化を示す。
第７図は本発明の第二の実施例の回路を示し、生業子１
３．１ｇ素子１４をＭＯＳＦＥＴにしたものである。Ｍ
ＯＳＦＥＴは、第３図、第４図のｐ′層１を省略した構
造である。この場合の素子の動作は、電子のみが伝導に
寄与し、正札は流れない。
３．１ｇ素子１４をＭＯＳＦＥＴにしたものである。Ｍ
ＯＳＦＥＴは、第３図、第４図のｐ′層１を省略した構
造である。この場合の素子の動作は、電子のみが伝導に
寄与し、正札は流れない。
第８図は本発明の第三の実施例の回路を示し、第７図と
共通の部分には同一の符号が付されている。この場合、
検出抵抗１５の端の電圧ｖ１をデプリーション型Ｍ Ｏ
Ｓ Ｆ Ｅ Ｔ３１．３２で構成するインバータの駆動
ＭＯＳＦＥＴ３１のゲートに入力し、そのインバータ出
力を、同様にデプリーション型Ｍ ＯＳ Ｆ Ｅ Ｔ３
３．３４で構成するインバータの駆動ＦＥ７３３１７）
ゲートに入力し、そのインバータ出力を補助素子１６の
エンハンスメント型ＭＯＳＦＥＴ１６のゲートに入力す
る。ＭＯＳＦＥＴ３２．３４の一方の端子２０は、１１
１１回路の電？Ｉ Ｖ ｓａと接続するか、またはゲー
ト入力端子１７に接続して用いる。■。
共通の部分には同一の符号が付されている。この場合、
検出抵抗１５の端の電圧ｖ１をデプリーション型Ｍ Ｏ
Ｓ Ｆ Ｅ Ｔ３１．３２で構成するインバータの駆動
ＭＯＳＦＥＴ３１のゲートに入力し、そのインバータ出
力を、同様にデプリーション型Ｍ ＯＳ Ｆ Ｅ Ｔ３
３．３４で構成するインバータの駆動ＦＥ７３３１７）
ゲートに入力し、そのインバータ出力を補助素子１６の
エンハンスメント型ＭＯＳＦＥＴ１６のゲートに入力す
る。ＭＯＳＦＥＴ３２．３４の一方の端子２０は、１１
１１回路の電？Ｉ Ｖ ｓａと接続するか、またはゲー
ト入力端子１７に接続して用いる。■。
が小さい場合、インバータの出力端子２２の電位が補助
素子１６のしきい値より小さくなるように、各Ｍ ＯＳ
Ｆ Ｅ Ｔ ３１．３２．３３．３４の寸法を設定す
る。
素子１６のしきい値より小さくなるように、各Ｍ ＯＳ
Ｆ Ｅ Ｔ ３１．３２．３３．３４の寸法を設定す
る。
ｖＩが大きくなると、接続点２１の電位が下がり、接続
点２２の電位が上がる。その結果、インバータの出力端
子２２の電位が素子１６のしきい値を超え、点１９の電
位が低下し、素子１３．１４の電流が抑制される。補助
素子１６にエンハンスメント型ＭＯＳＦＥＴを用いたの
は、ゲート電圧しきい値前後でドレイン電流の差を大き
く変えることができ、電流抑制の範囲を大きくできるか
らである。また、ＦＥＴ１６がオフの時にゲート入力の
もれがない。
点２２の電位が上がる。その結果、インバータの出力端
子２２の電位が素子１６のしきい値を超え、点１９の電
位が低下し、素子１３．１４の電流が抑制される。補助
素子１６にエンハンスメント型ＭＯＳＦＥＴを用いたの
は、ゲート電圧しきい値前後でドレイン電流の差を大き
く変えることができ、電流抑制の範囲を大きくできるか
らである。また、ＦＥＴ１６がオフの時にゲート入力の
もれがない。
第９図はデプリーション型素子３１．３２の断面図を示
し、第３図、第４図と共通の部分には同一の符号が付さ
れている。素子３１はｎ゛ソース５４５５とゲート絶縁
膜６を介して形成されたゲート７２とからなり、素子３
２はｎ°ソース５５．５６ とゲート７３とからなる。
し、第３図、第４図と共通の部分には同一の符号が付さ
れている。素子３１はｎ゛ソース５４５５とゲート絶縁
膜６を介して形成されたゲート７２とからなり、素子３
２はｎ°ソース５５．５６ とゲート７３とからなる。
ｎ゛ソース５４よびｐベース層４に接触する電極９３は
電８ｉ９と接続されていてアース電位である。ソース層
５４，５５．５６はソース１５を形成するときに同時に
、ゲート７２．７３は多結晶Ｓｉゲート７を形成すると
きに同時に形成できる。ソース層５５とゲート電極７３
；よＡ７ｉＦ！！９４で接続されている。ｎ゛ソース５
６接触するＭ配置１９５ｊよ端子２ｏへ接続される。な
おＦ Ｅ ７３３．３４も同様に構成される。
電８ｉ９と接続されていてアース電位である。ソース層
５４，５５．５６はソース１５を形成するときに同時に
、ゲート７２．７３は多結晶Ｓｉゲート７を形成すると
きに同時に形成できる。ソース層５５とゲート電極７３
；よＡ７ｉＦ！！９４で接続されている。ｎ゛ソース５
６接触するＭ配置１９５ｊよ端子２ｏへ接続される。な
おＦ Ｅ ７３３．３４も同様に構成される。
第１０図は本発明の第四の実施例を示す回路で、第８図
と興なる点はＦＥＴ３３にエンハンスメントｆｉＭＯ５
ＦＥＴを用いたことである。このため、ｖｌが小さいと
き接続点２１の電位を素子３３のしきい値より大きく設
定し、Ｖ、が大きくなったとき接続点２１の電位がしき
い値より小さくなるように設定すれば、■、が大きくな
ったとき素子３３がオフし、接続点２２の電位が急激に
上弄し、素子１６がオンし、素子１３．１４の電流抑制
をドラスチフクに行うことができる。
と興なる点はＦＥＴ３３にエンハンスメントｆｉＭＯ５
ＦＥＴを用いたことである。このため、ｖｌが小さいと
き接続点２１の電位を素子３３のしきい値より大きく設
定し、Ｖ、が大きくなったとき接続点２１の電位がしき
い値より小さくなるように設定すれば、■、が大きくな
ったとき素子３３がオフし、接続点２２の電位が急激に
上弄し、素子１６がオンし、素子１３．１４の電流抑制
をドラスチフクに行うことができる。
第１１図、第１２図は本発明の第五、第六の実施例の回
路を示し、補助スイッチング素子のＭＯＳＦＥＴ１６に
デプリーション型素子を用いた場合で、ＭＯＳＦＥＴ３
３に第１１図ではデプリーション型ＭＯＳＦＥＴ、第１
２図ではエンハンスメント型ＭＯＳＦＥＴを用いたち（
７）テある。ＭＯＳＦＥＴ１６Ｍデプリーション型を用
いることにより、生業子１３゜副業子１４の電流の抑制
割合がおだやかになり、微妙な調整が可能となった。第
１３図、第１４図は第１１図、第１２図の半導体装置の
動作時の各部位の電位変化を示す。
路を示し、補助スイッチング素子のＭＯＳＦＥＴ１６に
デプリーション型素子を用いた場合で、ＭＯＳＦＥＴ３
３に第１１図ではデプリーション型ＭＯＳＦＥＴ、第１
２図ではエンハンスメント型ＭＯＳＦＥＴを用いたち（
７）テある。ＭＯＳＦＥＴ１６Ｍデプリーション型を用
いることにより、生業子１３゜副業子１４の電流の抑制
割合がおだやかになり、微妙な調整が可能となった。第
１３図、第１４図は第１１図、第１２図の半導体装置の
動作時の各部位の電位変化を示す。
以上の実施例では、すべてのＭＯＳＦＥＴをｎチャネル
素子のみで構成しているので、同一半導体基板上に自己
分離により各素子を形成でき、分離の複雑な構造を必要
とせず、小型で低コストの半導休業体が得られる０例え
ばインバータの素子３１にｐチ中ネルデブリーシ！ン型
ＭＯ５ＦＥＴを用いれば、二段のインバータを必！とせ
ず、−段インバータで構成できるが、インバータ部を回
路的に分層する必要がある。
素子のみで構成しているので、同一半導体基板上に自己
分離により各素子を形成でき、分離の複雑な構造を必要
とせず、小型で低コストの半導休業体が得られる０例え
ばインバータの素子３１にｐチ中ネルデブリーシ！ン型
ＭＯ５ＦＥＴを用いれば、二段のインバータを必！とせ
ず、−段インバータで構成できるが、インバータ部を回
路的に分層する必要がある。
もちろん、すべての極性を反転して形成することにより
、ｐチャネルの場合も同様に実施できる。
、ｐチャネルの場合も同様に実施できる。
さらに、主索子、＊素子は前記の実施例におけるＩＧＢ
Ｔ、ＭＯ５ＦＥＴ！！、コレニ限定すレルコとなく、い
ずれの実施例もＩＧＢＴ、ＭＯＳＦＥＴの双方に適用で
きる。
Ｔ、ＭＯ５ＦＥＴ！！、コレニ限定すレルコとなく、い
ずれの実施例もＩＧＢＴ、ＭＯＳＦＥＴの双方に適用で
きる。
本発明によれば、負荷短絡時に主端子間に流れる過電流
を検出する抵抗の出力電圧をゲート入力端子と主端子の
一つの間に挿入する補助素子としてのデプリーション型
ＭＯＳＦＥＴのゲートに入力するか、あるいはデプリー
ション型ＭＯＳＦＥＴを組入れたインバータを介して補
助素子のｗＩＷ端子に入力することにより、デプリーシ
ョン型ＭＯＳＦＥＴにはゲート電圧が０のとき電流が流
れるため、検出抵抗の出力電圧の値が小さくても主半導
体素子に流れる電流の極端な上昇を抑制することができ
るようになった。しかも、これらの補助素子、インバー
タの構成素子を主索子、副素子と同一タイプのチャネル
をもつ素子とすることができるため、自己分離構造とす
ることができ、半導体装置の小型化、低コスト化に有効
である。
を検出する抵抗の出力電圧をゲート入力端子と主端子の
一つの間に挿入する補助素子としてのデプリーション型
ＭＯＳＦＥＴのゲートに入力するか、あるいはデプリー
ション型ＭＯＳＦＥＴを組入れたインバータを介して補
助素子のｗＩＷ端子に入力することにより、デプリーシ
ョン型ＭＯＳＦＥＴにはゲート電圧が０のとき電流が流
れるため、検出抵抗の出力電圧の値が小さくても主半導
体素子に流れる電流の極端な上昇を抑制することができ
るようになった。しかも、これらの補助素子、インバー
タの構成素子を主索子、副素子と同一タイプのチャネル
をもつ素子とすることができるため、自己分離構造とす
ることができ、半導体装置の小型化、低コスト化に有効
である。
第１図は本発明の第一の実施例の半導体装置の回路図、
第２図は従来の保護回路付き半導体装置の回路図、第３
図は第１図に示した半導体装置のシリコン基板の一部分
の断面図、第４図は同じく他の部分の断夏図、第５図は
デプリーション豐ＭＯＳＦＥＴの特性線図、第６図は第
１図に示した半導体装置の動作特性線図、第７図は本発
明の第二の実施例の半導体装置の回路図、第８図は本発
明の第三の実施例の半導体装置の回路図、第９図は第８
図に示した半導体装置のシリコン基板の一部の断蘭図、
第１０図、第１１図および第１２図はそれぞれ本発明の
第四、第五、第六の実施例の半導体装置の回路図、第１
３図および第１４図はそれぞれ第１１、第１２図に示し
た半導体装置の動作特性線図である。 １１ １２：主端子、１３：主素子、１４：副素子、１
５：検出抵抗、１６：補助素子、１７：ゲート入力端子
、１３：ゲート抵抗。
第２図は従来の保護回路付き半導体装置の回路図、第３
図は第１図に示した半導体装置のシリコン基板の一部分
の断面図、第４図は同じく他の部分の断夏図、第５図は
デプリーション豐ＭＯＳＦＥＴの特性線図、第６図は第
１図に示した半導体装置の動作特性線図、第７図は本発
明の第二の実施例の半導体装置の回路図、第８図は本発
明の第三の実施例の半導体装置の回路図、第９図は第８
図に示した半導体装置のシリコン基板の一部の断蘭図、
第１０図、第１１図および第１２図はそれぞれ本発明の
第四、第五、第六の実施例の半導体装置の回路図、第１
３図および第１４図はそれぞれ第１１、第１２図に示し
た半導体装置の動作特性線図である。 １１ １２：主端子、１３：主素子、１４：副素子、１
５：検出抵抗、１６：補助素子、１７：ゲート入力端子
、１３：ゲート抵抗。
Claims (1)
- 【特許請求の範囲】 １）第一の主端子と第二の主端子の間を流れる主電流を
制御する制御端子を有する半導体素子の複数個を一つの
半導体基板に作成し、各主端子および制御端子のいずれ
も並列に接続したものにおいて、並列接続された半導体
素子の少なくとも一つと第二の主端子の間に検出抵抗が
接続され、その検出抵抗の両端間の電圧が前記半導体素
子の制御端子と第二の主端子との間に接続されたデプリ
ーション型ＭＯＳＦＥＴのソース・ゲート間に入力され
ることを特徴とする半導体装置。 ２）第一の主端子と第二の主端子の間を流れる主電流を
制御する制御端子を有する半導体素子の複数個を一つの
半導体基板に作成し、各主端子および制御端子のいずれ
も並列に接続したものにおいて、並列接続された半導体
素子の少なくとも一つと第二の主端子の間に検出抵抗が
接続され、その抵抗の両端間の電圧が少なくともデプリ
ーション型を含むＭＯＳＦＥＴを直列接続してなるイン
バータに入力され、そのインバータの出力電圧が前記半
導体素子の制御端子と第二の主端子の間に接続され補助
スイッチング素子の制御端子に入力されることを特徴と
する半導体装置。 ３）請求項２記載の装置において、デプリーション型Ｍ
ＯＳＦＥＴを直列接続してなるインバータの出力がデプ
リーション型ＭＯＳＦＥＴを直列接続してなるインバー
タを介して補助スイッチング素子の制御端子に入力され
る半導体装置。 ４）請求項２記載の装置において、デプリーション型Ｍ
ＯＳＦＥＴを直列接続してなるインバータの出力がエン
ハンスメント型ＭＯＳＦＥＴとデプリーション型ＭＯＳ
ＦＥＴを直列接続してなるインバータのエンハンスメン
ト型ＭＯＳＦＥＴのゲートに入力され、そのインバータ
の出力が補助スイッチング素子の制御端子に入力される
半導体装置。 ５）請求項２、３あるいは４項記載の装置において、補
助スイッチング素子がエンハンスメント型ＭＯＳＦＥＴ
である半導体装置。 ６）請求項２、３あるいは４項記載の装置において、補
助スイッチング素子がデプリーション型ＭＯＳＦＥＴで
ある半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25372990A JPH04132266A (ja) | 1990-09-21 | 1990-09-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25372990A JPH04132266A (ja) | 1990-09-21 | 1990-09-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04132266A true JPH04132266A (ja) | 1992-05-06 |
Family
ID=17255331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25372990A Pending JPH04132266A (ja) | 1990-09-21 | 1990-09-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04132266A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5543645A (en) * | 1992-11-24 | 1996-08-06 | Sgs-Thomson Microelectronics S.A. | Forward overvoltage protection circuit for a vertical semiconductor component |
| JP2010258328A (ja) * | 2009-04-28 | 2010-11-11 | Fuji Electric Systems Co Ltd | ワイドバンドギャップ半導体装置 |
| JP2011174712A (ja) * | 2010-02-23 | 2011-09-08 | On Semiconductor Trading Ltd | 電流検出回路及び半導体集積回路 |
| KR20210046577A (ko) | 2019-10-15 | 2021-04-28 | 가부시키가이샤 메이와 | 포입 고무 패킹의 제조방법, 가죽 패킹의 제조방법, 포입 고무 패킹, 및 가죽 패킹 |
-
1990
- 1990-09-21 JP JP25372990A patent/JPH04132266A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5780895A (en) * | 1992-10-24 | 1998-07-14 | Sgs-Thomson Microelectronics S.A. | Forward overvoltage protection circuit for a vertical semiconductor component |
| US5543645A (en) * | 1992-11-24 | 1996-08-06 | Sgs-Thomson Microelectronics S.A. | Forward overvoltage protection circuit for a vertical semiconductor component |
| US5563436A (en) * | 1992-11-24 | 1996-10-08 | Sgs-Thomson Microelectronics S.A. | Forward overvoltage protection circuit for a vertical semiconductor component |
| JP2010258328A (ja) * | 2009-04-28 | 2010-11-11 | Fuji Electric Systems Co Ltd | ワイドバンドギャップ半導体装置 |
| US9450084B2 (en) | 2009-04-28 | 2016-09-20 | Fuji Electric Systems Co. Ltd. | Wide band gap semiconductor device |
| JP2011174712A (ja) * | 2010-02-23 | 2011-09-08 | On Semiconductor Trading Ltd | 電流検出回路及び半導体集積回路 |
| KR20210046577A (ko) | 2019-10-15 | 2021-04-28 | 가부시키가이샤 메이와 | 포입 고무 패킹의 제조방법, 가죽 패킹의 제조방법, 포입 고무 패킹, 및 가죽 패킹 |
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