JPS61151898A - 半導体記憶装置におけるワ−ド線ドライバ回路 - Google Patents

半導体記憶装置におけるワ−ド線ドライバ回路

Info

Publication number
JPS61151898A
JPS61151898A JP59273184A JP27318484A JPS61151898A JP S61151898 A JPS61151898 A JP S61151898A JP 59273184 A JP59273184 A JP 59273184A JP 27318484 A JP27318484 A JP 27318484A JP S61151898 A JPS61151898 A JP S61151898A
Authority
JP
Japan
Prior art keywords
word line
transistor
vcc
potential
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP59273184A
Other languages
English (en)
Other versions
JPH0247039B2 (ja
Inventor
Atsushi Takeuchi
淳 竹内
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP59273184A priority Critical patent/JPS61151898A/ja
Priority to EP85115826A priority patent/EP0186054B1/en
Priority to DE8585115826T priority patent/DE3578989D1/de
Priority to US06/810,633 priority patent/US4737936A/en
Priority to KR1019850009571A priority patent/KR900003932B1/ko
Publication of JPS61151898A publication Critical patent/JPS61151898A/ja
Publication of JPH0247039B2 publication Critical patent/JPH0247039B2/ja
Granted legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置におけるワード線ドライバ回路
に関し、特にＥＰＲＯＭのロウデコーダとメモリセルと
の間に配置され、該ｔ！ＦＲＯＭへのデータ書込み又は
該ＥＦＲＯＭからのデータ読出し時、該ロウデコーダで
デコードされた出力信号にもとづいて、該メモリセルに
つながる特定の選択されたワード線に所定レベルの信号
を供給するワード線ドライバ回路の改良に関する。
〔従来の技術〕
第３図は、この種のワード線ドライバ回路としての従来
例の構成を示している。
該図中、ＴＩ乃至Ｔ、は何れもＮチャンネル形のＭＯＳ
）ランジスタであって、Ｔ　Ｉｎ　Ｔ　３．　Ｔ　ｓお
よびＴ？はデプレフシッン形（図中では・印を付してい
る）トランジスタであり、Ｔ＆はそのスレッシュホール
ド電圧を０■とするトランジスタ（図中では０印を付し
ている）であり、Ｔ２とＴ４はエンハンスメント形トラ
ンジスタである。
次に第３図をもとにして該ワード線ドライバ回路の動作
を説明する。
先ずＥＰＲＯＭからのデータ読出し時においては、該ワ
ード線ドライバ回路は、ロウデコーダでデコードされた
出力信号の立ち上りをするどくし、そのようにして立ち
上りをするどくされた所定レベルの信号を対応するワー
ド線に供給する機能を奏する。このような機能は特にメ
モリの容量が大きい場合、ロウデコーダの出力信号の立
ち上りをするどくして高速度でワード線を選択して高速
のデータ読み出しを可能とするために必要とされる。
この場合の動作を具体的に説明すると、いま該ＥＰＲＯ
Ｍにおいて、図示されたワード線Ｗｎを選択するために
、該ワード線Ｗｎに対応するワード線ドライバにおける
トランジスタＴ２およびＴ４の各ゲートに入力されるデ
コーダ出力Ｏｎがロウレベルになったとする。なお該続
出し時には、トランジスタＴ、のゲートに与えられる電
位すは例えば５ｖ、トランジスタＴ、のゲートに与えら
れる電位ａは例えばＯ■とされていて、これによりトラ
ンジスタＴ、はオン、トランジスタＴ、はオフとされて
いる。
一方、上記デコーダ出力Ｏｎがロウレベルになったこと
により、上記トランジスタＴ１とＴ２との接続点ＮＩの
電位は反転されてハイレベルとなり、次いで該ハイレベ
ルの電位がそのゲートに入力されるデプレッション形ト
ランジスタＴ３が導通することにより、該トランジスタ
Ｔ３とＴ４との接続点Ｎ２の電位もハイレベルとなる。
この場合トランジスタＴ、とＴ２とでインバータを構成
することによってその接続点Ｎ、の電位もハイレベルと
なっているが、該トランジスタＴ、はそのソースとゲー
トとが接続されていて一定電流しか流し得ないのに対し
、上記トランジスタＴ、は、該接続点Ｎ、に生ずるハイ
レベルの電位がそのゲートに加えられることにより　（
このとき該トランジスタＴ、のソースすなわちＮ２点の
電位は未だロウレベルになっている）、比較的小型の（
チャネル巾／チャネル長が小さい）トランジスタとされ
ていても、該トランジスタＴ、に比して大きな電流を流
すことができ、この大電流がトランジスタＴ、を通して
対応するワード線Ｗｎに供給され、該ワード線Ｗｎにつ
ながっている寄生容量のチャージアップを早め、該ワー
ド線電位の立上りをするどくして高速の読出しを可能に
するものである。
ここで上記トランジスタＴ、を小型にする必要性を更に
説明すると、上記選択されたワード線につながるワード
線ドライバに供給されるデコーダ出力はロウレベルであ
るのに対し、非選択のワード線につながるワード線ドラ
イバに供給されるデコーダ出力はハイレベルとなってお
り、したがって該非選択のワード線につながる各ワード
線ドライバにおける上記トランジスタＴ、に相当する各
デプレッション形トランジスタには、トランジスタＴ４
を通してＶｃｃ　（＋５Ｖ）からＶｓｓ（ＱＶ）に向う
電流が常時流れ特にワード線ドライバの数が多い場合そ
れによる消費電力は無視できないものとなる。
したがってかかる消費電力を節約するためには各ワード
線ドライバにおける上記デプレッション形トランジスタ
をできるだけ小型なものとすることが必要とされるので
あるが、上述したワード線ドライバーの構成（所謂プッ
シュプルドライバの構成）によって、該デプレッション
形トランジスタを小型なものとした上で高速の読出しが
行われる。
次に該ＥＰＲＯＭへのデータ書込み時（プログラム時）
の動作を説明すると、いま該ＥＦＲＯＭにおいて図示さ
れたワード線Ｗｎが選択された場合には、該ワード線ド
ライバにおけるトランジスタＴ＆のゲートに与えられる
。電位ａがＶｐｐ（例えば＋２０■）とされることによ
り、該ワード線Ｗｎには該ｖｐｐと該トランジスタＴ６
のｖｔｈ（スレッシュホールド電圧）との差にほぼ等し
い例えば２０Ｖ近くの電圧が供給され、それにより該ワ
ード線Ｗｎが選択されてデータ書込みが行われる。なお
この書込み時にはトランジスタＴ、のゲートに与えられ
る電位すはＯ■とされ、一方該トランジスタＴ５のソー
スの電圧（Ｎ、点の電位）は該ワード線Ｗｎが選択され
ている（デコーダ出力がロウレベルとされている）こと
によってＶｃｃとなっているため該トランジスタＴ、は
オフとなる。
また非選択のワード線につながるワード線ドライバにお
いては、該トランジスタＴ、に相当するトランジスタの
ソースの電位（Ｎｚ点に相当する電位）は、対応するワ
ード線が非選択とされている（すなわちデコーダ出力が
ハイレベルとされている）ことによってほぼ０■となっ
ており、したがって該トランジスタＴｓ（デプレッショ
ン形）はオンとなる。すなわち該非選択のワード線ドラ
イバにおいてはトランジスタＴ　ｓ　、　　Ｔ　ｓが導
通しているとともに、該トランジスタＴ　！、　Ｔ　？
、　Ｔ　ｓを通る電流も流れ該ワード線の電位をほぼＯ
Ｖとする。
なおトランジスタＴ、はそのゲートとソースとを接続し
たデプレッション形トランジスタであって、該トランジ
スタＴ、を設けることにより、上記トランジスタＴ　ｂ
、　Ｔ　’ｔ、　Ｔ％を通して流れる電流を制限して消
費電力の節約を図るとともに、ワード線への接続点であ
る８３点の電位をほぼｏｖにまで低下させるようにして
いる。
以上のようにして選択されたワード線につながる所定の
メモリセルのみにデータの書込みが行われる。この場合
酸メモリセルを構成するセルトランジスタのゲートには
該ワード線から上述したようにほぼ２０Ｖの電圧が供給
され、その間該セルトランジスタが通電してそのフロー
ティングゲートには次第に電子が蓄積され、それによっ
て該データの書込みが行われたセルトランジスタにおい
ては、そのスレッシュホールド電圧がプラス方向にシフ
トする。その結果数ＥＰＲｏＭからのデータ読出し時に
、該ワード線から供給される上記したＶｃｃ　（例えば
５Ｖ）の電圧によっては該データの書込が行われたセル
トランジスタは通電せず、したがってその通電の有無に
よって該メモリセルにデータの書込みが行われているか
否かがセンスアンプを通して読出される。
ところで一般にＥＦＲＯＭにおいては以上のようにして
所定のメモリセルにデータの書込みが行われた直後にお
いて、該所定のメモリセルに実際にデータが書込まれた
かどうかがチェックされる。
（このことを一般にプログラムベリファイという、）こ
のようなチェックは仮に不良のセルがあった場合、該メ
モリセルにはデータの書込みが行われないことがあるた
めに必要とされる。
そしてかかるプログラムベリファイ時には、該選択され
たワード線Ｗｎの電位をそのデータ書込時の電位（はぼ
ｖｐｐすなわち約２０Ｖ）からＶｃｃ（例えば５Ｖ）ま
で落とす必要がある。その理由はデータ書込みの際の２
０Ｖの電位のままでは該データの書込みが行われたメモ
リセルも、該データの書込みが行われなかったメモリセ
ルも同様に通電して、上記したデータの書込みに相当す
るスレンシュホールド電圧のシフトが実際に行われたか
否かがチェックできないからである。
かかる書込み終了後のチェックすなわちプログラムベリ
ファイ時には、トランジスタＴ、のゲートに加えられる
電位ａをＯｖｌ　トランジスタＴ。
のゲートに加えられる電位すをＶｃｃ　（＋５Ｖ）とし
てこれら各ゲートに加えられる電位をデータ読出し時と
同じ状態にする。これによってトランジスタＴ、はオフ
となり、一方ドランジスタＴｓはオンとなってワード線
Ｗｎに蓄積された電荷はトランジスタ’ｒｓ　、　Ｔ、
を通ってＶｃｃに向って流れこれによって該ワード線Ｗ
ｎの電位を２０Ｖから次第にＶｃｃ　（例えば５Ｖ）ま
で落とす。
この場合トランジスタＴ、についてみると、そのゲート
電位すなわちＮ１点の電位はＶｃｃであるのに対し、そ
のソース（この場合トランジスタＴ、に流れる電流の向
きはデータ読出し時と反対になっていることから、トラ
ンジスタＴ、のソースはデータ読出し時にはＮ１点側で
あるのに対しプログラムベリファイ時にはＶｃｃ側に移
る）の電位もＶｃｃであって該トランジスタＴ、はゲー
トソース間の電位がＯｖの状態で動作しており、しかも
前述したように該トランジスタＴ、は消費電力を節約す
る必要上小型（チャンル巾／チャネル長が小さい）のも
のとされていることもあって、上述したデータ読出しの
ときほど大電流を流しえない状態になっている。
更に該トランジスタＴ、はそのソースの電位がＶｃｃで
あることによって、該ソースの電位に対し基板電位（Ｏ
Ｖ）が負となっており、したがって所謂バックバイアス
効果によって該トランジスタＴ３のスレッシュホールド
電圧が正方向に上昇し、所謂エンハンスメント形の特性
に近づくため、該トランジスタＴ３の通電能力は一層低
下することになる。特に現在主流となりつつある高速プ
ログラムのようにＶｃｃを高くしてプログラムベリファ
イを行うような場合には、規定時間内にワード線をＶｃ
ｃまで落とすことが益々困難となり、データ書込み終了
後プログラムベリファイを行うまでに長時間を要し不良
を生ずるおそれもあるという問題点があった。
〔発明が解決しようとする問題点〕
本発明は上記問題点にかんがみなされたもので、上記デ
プレッション形トランジスタＴ、と並列に少くとも０Ｖ
以上のスレッシュホールド電圧を有するトランジスタを
接続し、該トランジスタをプログラムベリファイ時のみ
導通させるという着想にもとづいて、上記デプレッショ
ン形トランジスタＴ３を小型のままとして、非選択のワ
ード線ドライバを含むドライバ回路全体で消費される電
力を特に増大させることな（、しかも上記したデータ書
込み終了直後のプログラムベリファイを容易に行うこと
ができるようにしたものである。
〔問題点を解決するための手段〕
本発明によれば、対応するワード線が選択されて該ワー
ド線につながる所定のメモリセルからデータが読み出さ
れる時には書込用直流電源から該ワード線に書込電圧を
与える回路を形成し、−労咳メモリセルへのデータ書込
み直後に行われるプログラムベリファイ時には該ワード
線側から読出し動作用の直流電源に向う電流が流れる回
路を形成するデプレッション形トランジスタ（第１図に
おけるトランジスタＴ、に相当）と、該デプレッション
形トランジスタに並列に接続された少くとも０Ｖ以上の
スレッシュホールド電圧を有するトランジスタ（第１図
におけるトランジスタＴ、に相当）であって該プログラ
ムベリファイ時のみ導通するものとを具備する、半導体
記憶装置におけるワード線ドラ゛イバ回路が提供される
。
〔作　用〕
上記構成によれば、ＥＰＲＯＭに対するデータ書込み終
了直後に行われる書込みチェック（プログラムベリファ
イ）時においては、該デプレッション形トランジスタＴ
、と該トランジスタＴ３に並列に接続されたトランジス
タＴ、とが同時に導通して、データ書込み時にワード線
に蓄えられた電荷が該並列接続された２つのトランジス
タを通して直流電源側に流れ、これによってデータ書込
み時における該ワード線の電位を規定時間内にデータ読
出し時における電位まで低下させ、直ちにプログラムベ
リファイを行うことが可能になる。
すなわち該デプレッション形トランジスタＴ。
は上述したように消費電力節約の必要上小型のものとさ
れており、更にプログラムベリファイ時にはそのゲート
・ソース間電圧が０になることおよび前述したバックバ
イアス効果によって、かかるプログラムベリファイ時に
は通常のデータ読出し時はど大電流を流しえない状態と
なっているが、上記トランジスタ７口を該デプレッショ
ン形トランジスタＴ、と並列に接続することにより、プ
ログラムベリファイ時にワード線側から直流電源側に向
って大電流を流しうる状態とし、これによってデータ書
込み終了直後のプログラムベリファイが容易に行われる
。
しかも該トランジスタＴ、は０Ｖ以上のスレッシュホー
ルド電圧を有しているため通常のデータ読出し時におい
ては、該トランジスタＴ−は導通ずることがなく、した
がってデータ読出し時における消費電力の増大をもたら
すことはない。
〔実施例〕
第１図は本発明の１実施例としてのワード線ドライバ回
路を示すもので、上述した第３図に示される従来例と相
違する点は、該従来例の回路におけるデプレッション形
トランジスタＴ３と並列に、すなわち直流電源Ｖｃｃと
Ｎｔ点との間に、そのスレッシュホールド電圧を０■と
するＮチャンネルトランジスタＴ１が接続されている点
である。
なお該トランジスタＴ、のゲートは該Ｎ３点に接続され
ている。
そしてプログラムベリファイ時には、上気従来例の回路
と同様に、トランジスタＴ、のゲートに加えられる電位
ａをＯｖ、トランジスタＴ、のゲートに加えられる電位
すをＶｃｃ　（＋５Ｖ）としてトランジスタＴ、をオフ
とし、一方トランジスタＴ、をオンとする。その際ワー
ド線Ｗｎに蓄積された電荷はトランジスタＴ、を通り、
次いで該トランジスタＴ、およびＴ８の並列回路を通っ
て直流電源Ｖｃｃ側に流れる。
この場合前述したように該デプレッション形トランジス
タＴ、は、非選択のワード線ドライバを含むドライバ回
路全体で消費される電力を節約する必要上、小型のもの
とされており、更にプログラムベリファイ時にはそのゲ
ートおよびソース電位がともにＶｃｃとなってその電位
差がＯとなっていることおよび前記バンクバイアス効果
が発生することによって大電流を流しえない状態となっ
ているのであるが、本発明では特に上記トランジスタＴ
、を設けることによりプログラムベリファイ時にワード
線側からＶｃｃ側（この場合トランジスタＴ、のソース
はＶｃｃ側となっており、そのゲート・ソース間には所
定の電位差を生ずる）に向って大電流を流すことができ
、したがって上記トランジスタＴ３を小型のままとして
も、データ書込み終了後規定時間内に確実にワード線の
電位をＶｃｃまで低下させ、直ちにプログラムベリファ
イを行うことができる。
しかも該トランジスタＴ８のスレッシュホールド電圧は
Ｏｖとされているため通常のデータ読出し時、すなわち
対応するワード線が選択されているか又は非選択である
かに応じて、Ｖｃｃ側からトランジスタＴ、およびＮ２
点を通ってワード線側へ又はＶｓｓ側への電流が流れる
時には、該トランジスタＴ、はそのゲート・ソース間電
圧がＯとなっていて導通ずることがなく、したがってデ
ータ読出し時に該トランジスタＴｍによって消費電力の
増大を招くことはない、したがって該トランジスタＴ、
を特に小型のものとすることを考慮する必要はなく、こ
のようなトランジスタＴ、を設けることによって上述し
たようにプログラムベリファイ時に大電流を流すことが
できるのである。
なお上記実施例ではトランジスタＴ、のスレッシュホー
ルド電圧をＯｖとしているが、上述したようなデータ読
出し時における導通をなくすためには該スレンシュホー
ルド電圧を少くとも０Ｖ以上とすればよ（、したがって
プログラムベリファイ時に必要とされる電流値によって
は、０Ｖ以上のスレッシュホールド電圧を有するエンハ
ンスメント形とすることもできる。
また第２図は本発明の第２実施例としてのワード線ドラ
イバ回路を示すもので、上記トランジスタＴ８のゲート
がＮ１点に接続される回路が示される。この場合にも該
トランジスタＴ、がデータ書込み後に行われるプログラ
ムベリファイ時に通電してワード線の電位を規定時間内
にＶｃｃまで低下させて直ちにプログラムベリファイを
行うことを可能にし、一方通常のデータ読出し時には導
通ずることがなく消費電力の増大をもたらさないことは
上記第１図の場合と同様である。
〔発明の効果〕
本発明によれば、非選択のワード線ドライバを含むドラ
イバ回路全体で消費される電力を節約したままで、デー
タ書込み終了直後のプログラムベリファイをその規定時
間内に確実に行うことができる。
【図面の簡単な説明】
第１図は、本発明の１実施例としてのワード線ドライバ
回路を示す回路図、 第２図は、本発明の他の実施例としてのワード線ドライ
バ回路を示す回路図、 第３図はこの種のワード線ドライバー回路の従来例を示
す図である。 （符号の説明） Ｔ　ｒ　、　Ｔ　３　、　Ｔ　ｓ　、　Ｔ　？・・・デ
プレッション形Ｎチャンネルトランジスタ、Ｔ、、Ｔ、
・・・スレッシュボールド電圧をｏｖとするＮチャンネ
ルトランジスタ、Ｔ　ｚ　、　Ｔ　４・・・エンハンス
メント形Ｎチャンネルトランジスタ。 第１図 Ｖｐｐ 第２図 第３図 ■ＳＳ

Claims (1)

    【特許請求の範囲】
  1. １、対応するワード線が選択されて該ワード線につなが
    る所定のメモリセルからデータが読み出される時には書
    込用直流電源から該ワード線に書込電圧を与える回路を
    形成し、一方該メモリセルへのデータ書込み直後に行わ
    れるプログラムベリファイ時には該ワード線側から読出
    し動作用の直流電源に向う電流が流れる回路を形成する
    デプレッション形トランジスタと、該デプレッション形
    トランジスタに並列に接続された少くとも０Ｖ以上のス
    レッシュホールド電圧を有するトランジスタであって該
    プログラムベリファイ時のみ導通するものとを具備する
    ことを特徴とする、半導体記憶装置におけるワード線ド
    ライバ回路。
JP59273184A 1984-12-26 1984-12-26 半導体記憶装置におけるワ−ド線ドライバ回路 Granted JPS61151898A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP59273184A JPS61151898A (ja) 1984-12-26 1984-12-26 半導体記憶装置におけるワ−ド線ドライバ回路
EP85115826A EP0186054B1 (en) 1984-12-26 1985-12-12 Semiconductor memory device having improved write-verify operation
DE8585115826T DE3578989D1 (de) 1984-12-26 1985-12-12 Halbleiterspeichergeraet mit schreibepruefoperation.
US06/810,633 US4737936A (en) 1984-12-26 1985-12-19 Semiconductor memory device having improved write-verify operation
KR1019850009571A KR900003932B1 (ko) 1984-12-26 1985-12-19 개량된 기입확인 동작 반도체 메모리장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP59273184A JPS61151898A (ja) 1984-12-26 1984-12-26 半導体記憶装置におけるワ−ド線ドライバ回路

Publications (2)

Publication Number Publication Date
JPS61151898A true JPS61151898A (ja) 1986-07-10
JPH0247039B2 JPH0247039B2 (ja) 1990-10-18

Family

ID=17524268

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59273184A Granted JPS61151898A (ja) 1984-12-26 1984-12-26 半導体記憶装置におけるワ−ド線ドライバ回路

Country Status (5)

Country Link
US (1) US4737936A (ja)
EP (1) EP0186054B1 (ja)
JP (1) JPS61151898A (ja)
KR (1) KR900003932B1 (ja)
DE (1) DE3578989D1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5576506A (en) * 1991-07-09 1996-11-19 Yamaha Corporation Device for editing automatic performance data in response to inputted control data

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5050124A (en) * 1986-09-30 1991-09-17 Kabushiki Kaisha Toshiba Semiconductor memory having load transistor circuit
JPH0828117B2 (ja) * 1987-04-21 1996-03-21 日本電気株式会社 デコーダ回路
JPH0715799B2 (ja) * 1987-06-30 1995-02-22 日本電気株式会社 半導体記憶装置
US4858186A (en) * 1988-01-12 1989-08-15 Intle Corporation A circuit for providing a load for the charging of an EPROM cell
JPH0713880B2 (ja) * 1988-11-21 1995-02-15 株式会社東芝 不揮発性半導体メモリ
EP0392895B1 (en) 1989-04-13 1995-12-13 Sundisk Corporation Flash EEprom system
US5172338B1 (en) * 1989-04-13 1997-07-08 Sandisk Corp Multi-state eeprom read and write circuits and techniques
US5265052A (en) * 1989-07-20 1993-11-23 Texas Instruments Incorporated Wordline driver circuit for EEPROM memory cell
JPH0357015A (ja) * 1989-07-25 1991-03-12 Nec Corp 電子ディスクサブシステム
JP2636476B2 (ja) * 1990-07-17 1997-07-30 日本電気株式会社 不揮発性半導体記憶装置
JPH07111826B2 (ja) * 1990-09-12 1995-11-29 株式会社東芝 半導体記憶装置
JPH07123134B2 (ja) * 1990-12-27 1995-12-25 株式会社東芝 半導体装置
US5357462A (en) * 1991-09-24 1994-10-18 Kabushiki Kaisha Toshiba Electrically erasable and programmable non-volatile semiconductor memory with automatic write-verify controller
JP3376594B2 (ja) * 1991-11-20 2003-02-10 日本電気株式会社 行デコーダ
JPH05151789A (ja) * 1991-11-29 1993-06-18 Nec Corp 電気的に書込・一括消去可能な不揮発性半導体記憶装置
JP2812039B2 (ja) * 1992-02-28 1998-10-15 日本電気株式会社 電気的に書込み・消去可能な不揮発性半導体記憶装置
JPH077984B2 (ja) * 1992-10-26 1995-01-30 日通工株式会社 加入者線回路の呼出信号制御方式
GB9423051D0 (en) * 1994-11-15 1995-01-04 Sgs Thomson Microelectronics A voltage level converter
JPH1186575A (ja) * 1997-09-05 1999-03-30 Oki Electric Ind Co Ltd 不揮発性半導体記憶装置
KR100365737B1 (ko) * 1998-12-24 2003-02-19 주식회사 하이닉스반도체 안정적인신호전달을위한보조구동회로를갖는반도체소자
JP3607575B2 (ja) * 2000-06-16 2005-01-05 沖電気工業株式会社 書込可能な読出専用メモリ
US7100107B2 (en) * 2001-05-30 2006-08-29 International Business Machines Corporation Method of changing service attributes in a service logic execution environment
US9570133B2 (en) 2009-12-17 2017-02-14 Macronix International Co., Ltd. Local word line driver
US9449666B2 (en) 2009-12-17 2016-09-20 Macronix International Co., Ltd. Local word line driver
TWI415137B (zh) * 2009-12-17 2013-11-11 Macronix Int Co Ltd 區域字元線驅動器
US9281021B2 (en) 2013-03-14 2016-03-08 Macronix International Co., Ltd. Method and apparatus for reduced read latency for consecutive read operations of memory of an integrated circuit

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4301535A (en) * 1979-07-02 1981-11-17 Mostek Corporation Programmable read only memory integrated circuit with bit-check and deprogramming modes and methods for programming and testing said circuit
JPS5619676A (en) * 1979-07-26 1981-02-24 Fujitsu Ltd Semiconductor device
JPS5831677B2 (ja) * 1979-11-26 1983-07-07 富士通株式会社 半導体記億装置
US4393476A (en) * 1981-07-13 1983-07-12 Fairchild Camera & Instrument Corp. Random access memory dual word line recovery circuitry
JPS6059677B2 (ja) * 1981-08-19 1985-12-26 富士通株式会社 半導体記憶装置
US4460982A (en) * 1982-05-20 1984-07-17 Intel Corporation Intelligent electrically programmable and electrically erasable ROM
JPS59132492A (ja) * 1982-12-22 1984-07-30 Fujitsu Ltd 半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5576506A (en) * 1991-07-09 1996-11-19 Yamaha Corporation Device for editing automatic performance data in response to inputted control data

Also Published As

Publication number Publication date
EP0186054A3 (en) 1988-06-22
KR860005375A (ko) 1986-07-21
DE3578989D1 (de) 1990-09-06
KR900003932B1 (ko) 1990-06-04
EP0186054B1 (en) 1990-08-01
JPH0247039B2 (ja) 1990-10-18
US4737936A (en) 1988-04-12
EP0186054A2 (en) 1986-07-02

Similar Documents

Publication Publication Date Title
JPS61151898A (ja) 半導体記憶装置におけるワ−ド線ドライバ回路
US6288944B1 (en) NAND type nonvolatile memory with improved erase-verify operations
EP0558404A2 (en) Single transistor flash electrically programmable memory
JPS63153799A (ja) 半導体メモリ
US6333662B1 (en) Latch type level shift circuit
US5157626A (en) Semiconductor memory
KR970023375A (ko) 데이터 유지회로
US5844847A (en) Method and Nonvolatile semiconductor memory for repairing over-erased cells
US6266276B1 (en) Non-volatile semiconductor memory device and internal operation method for said non-volatile semiconductor memory device
JPS63188896A (ja) 不揮発性半導体メモリ
KR20000017274A (ko) 반도체 메모리 장치
US5499212A (en) Semiconductor memory device having a bias control circuit for erase voltage blocking transistor
US20060098492A1 (en) Erase-verifying method of NAND type flash memory device and NAND type flash memory device thereof
JP3607575B2 (ja) 書込可能な読出専用メモリ
US5677889A (en) Static type semiconductor device operable at a low voltage with small power consumption
US4827451A (en) Safety device for the programming of an electrically programmable non-volatile memory
JPH023171A (ja) スタティックｒａｍ
US5608671A (en) Non-volatile semiconductor memory
JPH05250899A (ja) 半導体メモリ
JPS60143498A (ja) 半導体入力回路
JP3775927B2 (ja) 電圧発生回路を備えた不揮発性半導体記憶装置及びその電圧発生制御方法
JPH06309883A (ja) 不揮発性半導体メモリ
KR19990014177A (ko) 비휘발성 반도체 메모리 장치
JPH0519239B2 (ja)
JPS6321998B2 (ja)