KR19990014177A - 비휘발성 반도체 메모리 장치 - Google Patents

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KR19990014177A
KR19990014177A KR1019980029981A KR19980029981A KR19990014177A KR 19990014177 A KR19990014177 A KR 19990014177A KR 1019980029981 A KR1019980029981 A KR 1019980029981A KR 19980029981 A KR19980029981 A KR 19980029981A KR 19990014177 A KR19990014177 A KR 19990014177A
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미쓰루 세끼구찌
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가네꼬 히사시
닛뽕덴끼 가부시끼가이샤
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Abstract

본 발명의 목적은 메모리 장치의 작동이 소거 펄스 인가에서 소거 베리파이로 변하는 경우에, 메모리셀 소스선 및 워드선의 전위의 부동성을 억제시킴으로써, 메모리셀에 저장된 데이터의 판독 불량을 피할 수 있게 하는, 전기적으로 소거 가능 및 프로그램 가능한 비휘발성 반도체 메모리 장치를 제공하는 것이다. 상이한 전류 구동 용량의 두 개의 트랜지스터들은 병렬로 접속되며, 메모리셀 소스선 및 접지면 사이에 삽입된다. 메모리 장치의 작동이 소거 펄스 인가에서 소거 베리파이로 변할 때, 더 낮은 전류 구동 용량의 N 형 트랜지스터가 턴온되고, 따리서 메모리셀 소스선의 전위가 천천히 감소하고, 더 높은 전류 구동 용량의 다른 트랜지스터가 이후에 턴온된다. 메모리셀 소스선이 접지면과 접속된 후에, 그 전위가 완전히 안정화되고, 메모리셀 내에 저장된 데이터가 정상적으로 판독될 수 있다.

Description

비휘발성 반도체 메모리 장치
본 발명은 전기적으로 소거 가능 및 프로그램 가능한 비휘발성 반도체 메모리 장치에 관한 것으로, 특히 그에 사용된 소거 회로에 관한 것이다.
일반적으로, 전기적으로 소거 가능 및 프로그램 가능한 비휘발성 반도체 메모리 장치의 모든 메모리셀들이 일괄적으로 소거될 때, 상기 모든 메모리셀들의 한계 레벨을 동일하게 하기 위해 우선, 0 의 데이터가 그 속에 기록된다. 그런 후, 메모리셀 내에 저장된 상기 데이터를 소거하기 위해, 각 메모리셀 소스에 접속된 메모리셀 소스선에 고전압이 가해진다. 이어서, 상기 메모리셀에 고전압을 가하는 것이 중단되고, 모든 메모리셀들이 소거되었는지 아닌지를 식별하며, 이를 소거 베리파이 이라 부른다. 메모리 장치의 작동이 고전압 인가에서 소거 베리파이로 변동될 때, 상기 메모리셀은 대부분의 경우에, 고전류 구동 용량을 갖는 스위칭 트랜지스터를 경유하여 접지면과 접속된다. 그러나, 스위칭 트랜지스터가 켜진 후, 짧은 시간 동안 메모리셀 소스선 전위는 접지 전위 이하로 감소한다. 따라서, 메모리셀 소스선과 결합된 워드선들의 전위 또한 접지 전위 이하로 감소한다. 상기 워드선들이 셀 트랜지스터들의 게이트에 각각 접속되어 있기 때문에, 소거 단계가 매우 불안정하다. 전술한 고전압이 펄스 형태로 메모리셀 소스선에 가해지며, 일반적으로, 비휘발성 반도체 장치에 메모리셀 소거 회로가 제공된다.
따라서, 자동 소거 공정에 있어서, 소거 회로 작동이 소거 펄스 인가에서 소거 베리파이로 변할 때, 워드선 전위가 접지 전위 이하로 감소하여 메모리셀 내에 저장된 데이터가 잘못 판독되는 것을 피할 수 있는 비휘발성 반도체 메모리 장치를 제공하는 것이 본 발명의 목적이다.
본 발명의 특징에 따라서, 비휘발성 반도체 장치는,
다수의 전기적으로 소거 가능 및 프로그램 가능한 메모리셀로 구성된 메모리셀, 및
메모리셀 소스선 및 접지면 사이에 각각 삽입되어 있으며, 상이한 전류 구동 용량을 갖는 다수의 스위칭 트랜지스터들을 구비하며, 상기 메모리셀 소스선의 전위가 고전위에서 접지 전위로 감소되는 경우에 있어서, 상기 스위칭 트랜지스터는 그들의 전류 구동 용량들의 역순으로 턴온된다.
본 발명은 첨부 도면들과 관련하여 더 상세히 설명될 것이다.
본 발명에 따른 실시예에서 비휘발성 반도체 메모리 장치를 설명하기 전에, 전술한 종래 비휘발성 반도체 메모리 장치가 설명될 것이다.
도 1 은 종래 비휘발성 반도체 메모리 장치의 구조체의 개요도를 도시한다. 우선, 도 1 에서 도시된 비휘발성 반도체 메모리 장치의 구성 요소들의 기능이 설명될 것이다. 메모리셀 어레이 (312) 는 외측으로부터 공급된 데이터를 저장한다. 어드레스 버퍼 (306) 에 외부 어드레스 신호들이 공급되고, 상기 어드레스 버퍼는 내부 어드레스 신호들을 발생시킨다. X 디코더 (311) 는 어드레스 버퍼 (306) 에 의해 발생된 내부 어드레스 신호에 따라서 워드선 (Xn) 을 선택한다. Y 선택 트랜지스터들 (310) 은 어드레스 신호에 따라서 비트선을 선택한다. 센스 증폭기 (309) 는 X 디코더 (311) 및 Y 선택 트랜지스터들 (310) 에 의해 선택된 메모리셀 내에 저장된 데이터를 증폭한다. I/O 버퍼 (307) 는 센스 증폭기 (309) 의 출력을 데이터 입출력 단자들에 공급한다. 기록 회로 (308) 는 입출력 단자들 (301) 로부터 공급된 데이터를, X 디코더 (311) 및 Y 선택 트랜지스터들 (310) 에 의해 선택된 메모리셀에 기록한다. 제어 회로 (313) 에 칩 인에이블 신호들, 출력 인에이블 신호들 및 기록용 전원 출력 (VPP 용 전원) 이 공급되고, 상기 제어 회로는 어드레스 버퍼 (306), X 디코더 (311), Y 선택 트랜지스터들 (310), 센스 증폭기 (309), 기록 회로 (308) 및 I/O 버퍼 (307) 의 작동을 제어하는 내부 제어 신호들을 발생시킨다.
다음으로, 종래 플래시 EEPROM (전기적으로 소거 가능 및 프로그램 가능한 판독용 메모리) 이 설명될 것이다.
일반적으로 말하면, 럼프 (lump) 내에서 전기적으로 소거 가능한 플래시 메모리에서, 메모리 장치의 구조와 소거 방법 때문에 메모리셀이 과잉 소거되고 (over erased), 메모리셀의 한계 레벨이 음이 되는, 즉 디플리션 상태가 된다는데 문제점이 있다. 이러한 문제를 해결하기 위해서, 메모리셀이 소거되기 전에, 0 의 데이터가 모든 메모리셀들에 기록되고, 그들의 한계 레벨들은 동일하게 된다. 그런 후, 고전압이 메모리셀 트랜지스터들의 게이트 및 소스 사이에 인가되어, 부동 게이트 상에 저장된 전기 전하가 기록시에 파울러 노르트하임 현상 (Fowler-Nordheim phenomenon) 에 의해 방출되어, 메모리셀들이 소거된다.
메모리셀들이 과잉 소거되는 상태를 피하기 위해, 다음의 공정에 따라 메모리셀들이 소거된다.
메모리셀을 소거하기 위한 고전압 펄스 (이후, 소거 펄스) 의 폭을 메모리셀 소거에 필요한 것보다 좁게 할 수 있고, 매 시간 좁은 펄스가 모든 메모리셀에 가해져서, 모든 메모리셀에 저장된 데이터가 판독되고, 메모리셀 어레이 내에 저장된 모든 메모리셀들이 소거되는지 아닌지가 확인된다.
단지 하나의 메모리라도, 그 내부 데이터가 소거되지 않고 여전히 존재한다면, 전술한 좁은 폭을 갖는 소거 펄스가 다시 소스선에 인가된다.
메모리셀들에 저장된 모든 데이터가 소거되는지 아닌지 확인하고, 소거 베리파이 및 소거 펄스를 소스선에 인가하는 것을 메모리셀 어레이 내에서 모든 메모리셀들이 소거될 때까지 반복하는 것을 소거 베리파이 (소거 검사Ⅰ) 라고 부른다.
모든 메모리셀들이 소거된 후, 과잉 소거 메모리셀들이 존재하는지 아닌지가 확인된다 (소거 검사Ⅱ). 과잉 소거 메모리셀이 존재하지 않는다면, 소거가 완성된 것을 나타내기 위한 데이터가 메모리 장치의 외측에 공급된다. 과잉 소거된 메모리셀이 존재하는 경우에, 소프트 라이팅 (soft writing) 이 전술한 과잉 소거 메모리셀이 존재하는 동일 비트선을 따라 있는 메모리셀 내에 수행되고, 그들의 한계 레벨은 원상태로 복구되어서, 전술한 메모리셀들에 데이터가 정상적으로 기록될 수 있다. 그런 후, 소거 베리파이 (2) (소거 검사 Ⅱ) 가 소거 베리파이 (소거 검사Ⅰ) 보다 약간 높은 레벨에서 다시 수행되어, 모든 메모리셀들이 소거된 상태이면, 소거가 끝났음을 표시하는 데이터를 메모리 장치의 외측에 공급함으로써 소거를 완성시킨다.
위에서 언급한 일련의 작동들, 초기 기록, 소거, 소거 검사 Ⅰ, Ⅱ 및 Ⅲ, 이 자동적으로 수행된다.
도 2 는 종래 비휘발성 반도체 장치를 위한 소거 펄스 인가 회로를 도시하며, 도 3 은 도 2 에서 도시된 소거 회로의 작동을 설명하기 위해 시간 도메인에서신호 전압의 반응을 도시한다. 도 2 에서, W0, W1 및 Wm 은 워드선들이고, d0, d1, dn 은 비트선들이고, M00~Mmn 은 부동 게이트형의 메모리셀 트랜지스터들이고,는 소거 활성 신호이고, MN1 은 N 형 트랜지스터이며, MP1 은 P 형 트랜지스터이며, Cs 는 기생 용량이며, VPP 는 메모리셀 소거용 고전압이다.
소거 펄스가 가해지는 동안, 소거 활성화 신호는 L 이고, N 형 트랜지스터 MN1 이 턴오프되고, P 형 트랜지스터 MP1 이 턴온되며, 고전압 VPP 는 메모리셀 소스선에 인가된다.
소거 펄스가 인가되지 않는 동안, 소거 활성화 신호은 H 이고, 메모리셀 소스선은 접지 전위이다. 상기 회로에서, N 형 트랜지스터 MN1 의 전류 구동 용량이 높아서 메모리셀 트랜지스터의 소스 전위의 부동성이 억제될 수 있다.
일본 특개평 3-219721 호에서 개시된 기술에서, 비휘발성 반도체 메모리 장치를 위한 소거 회로와 관련되지는 않지만, 출력 버퍼에서 발생된 노이즈를 억제하기 위한 스위칭 회로가 제안된다. 상기 스위칭 회로에서, 다수의 전계 효과 트랜지스터들이 출력 단자와 전원 사이에 삽입되고, 그들의 온오프 작동들의 타이밍이 작동 회로에 의해 발생된 작동 신호에 따라 연속적으로 변하게 된다.
그러나, 다음의 문제들이 전술한 종래 기술들에서 지적되었다.
첫번째 문제는, 전술한 비휘발성 반도체 메모리 장치의 소거 회로에서, 자동 소거 공정에서 소거 회로의 작동이 소거 펄스 인가에서 소거 베리파이로 변하게 될 때, 메모리셀의 게이트 전위가 바람직한 시간 내에 안정되지 않기 때문에, 메모리셀이 잘못 판독될 수도 있다.
전술한 현상에 대한 이유는 도 3 에서 도시된 바와 같이, 소거 회로의 작동이 소거 펄스 인가에서 소거 베리파이로 변할 때, 메모리셀의 전위가 갑자기 고전압에서 접지 전위로 감소하게 되며, 따라서 소스선의 전위가 접지 전위 이하로 감소하게 된다. 결과적으로, 소스선과 용량적으로 결합된 워드선의 전위가 접지 전위 이하로 또한 감소되어, 바람직한 시간 내에 바람직한 전위로 안정되지 못한다.
두번째 문제는 전술한 첫번째 문제 때문에 메모리셀이 과잉 소거 (디플리션 상태 로 유발됨) 되는 것이다.
전술한 사실에 대한 이유는 워드선 전위가 단시간 동안 접지 전위 이하로 감소하기 때문에 이미 소거된 메모리셀이 소거되지 않은 것으로 잘못 인식되어 소거 펄스 인가가 반복되는 것이다.
도 1 은 종래 비휘발성 반도체 기억 장치 구조체를 도시한 블록도이다.
도 2 는 종래 소거 펄스 인가 회로를 도시한다.
도 3 은 종래 소거 펄스 인가 회로 내의 셀 트랜지스터와 접속된 선의 제어 신호 및 전위를 도시한 개략도를 도시한다.
도 4 는 본 발명의 제 1 실시예의 구조체를 도시한다.
도 5 는 본 발명의 제 1 실시예의 소거 펄스 인가 회로 내의 셀 트랜지스터와 접속된 선의 제어 신호 및 전위를 도시한 개략도이다.
도 6 은 본 발명의 제 2 실시예의 구조체를 도시한다.
도 7 은 본 발명의 제 2 실시예의 소거 펄스 인가 회로 내의 셀 트랜지스터와 접속된 선의 제어 신호 및 전위를 도시한 개략도이다.
* 도면의주요부분에대한부호의설명 *
d0 ~ dn 비트선
W0, W1, Wm 워드선
M00 ~ Mmn 메모리셀 트랜지스터
MP1 P 형 트랜지스터
MN1, MN2 N 형 트랜지스터
,소거 활성화 신호
다음은, 본 발명의 실시예가 설명될 것이다. 본 발명에 따른 비휘발성 반도체 메모리 장치의 소거 회로에 제 1 트랜지스터 (MN1) 및 제 2 트랜지스터 (MN2) 가 설치되고, 제 1 트랜지스터 (MN1) 의 전류 구동 용량은 제 2 트랜지스터 (MN2) 보다 높다. 이러한 트랜지스터들은 서로 병렬로 접속되며, 메모리셀 소스선 및 접지면 사이에 삽입된다. 메모리셀들이 소거되는 동안, 메모리셀 소거용 고전압 (VPP) 이 메모리셀 소스선에 가해진다. 회로를 소거하는 작동이 소거 베리파이로 변할 때, 메모리셀 소거용 고전압 (VPP) 은 메모리셀 소스선에 인가되지 않고, 제 2 트랜지스터 (MN2) 가 턴온되고, 메모리셀 소스선 전위가 접지 전위를 향해 천천히 감소한다. 제 2 트랜지스터 (MN2) 가 턴온된 후 소정의 시간이 지났을 때, 제 1 트랜지스터 (MN1) 가 턴온된다.
즉, 본 발명의 특징은, 회로를 소거하는 작동이 소거 펄스 인가에서 소거 베리파이로 변할 때, 메모리 소스선의 전위가 더 낮은 전류 구동 용량의 트랜지스터 (도 4 내의 MN2) 및 더 높은 전류 구동 용량의 트랜지스터 (도 4 내의 MN1) 를 이용함으로써 VPP 에서 접지 전위로 천천히 감소한다.
본 발명의 실시예에서, 도 4 에서 도시된 소거 회로의 작동이 소거 베리파이로 변하게 될 경우에 메모리셀 소스의 전위가 감소하면, 더 높은 전류 구동 용량의 트랜지스터 (도 4 내의 MN1) 가 턴온되기 전에, 더 낮은 전류 구동 용량의 트랜지스터 (도 4 내의 MN2) 가 턴온된다. 따라서, 메모리셀 소스의 전위가 천천히 감소하여, 워드선 전위가 접지 전위 이하로 감소되는 상황을 피할 수 있다. 결과적으로, 그로 인해 유발되는 판독 불량과 과잉 소거를 방지할 수 있다.
본 발명의 실시예를 더 상세히 설명하기 위해서, 본 발명의 실시예가 첨부 도면들을 참고하여 설명될 것이다.
도 4 는 본 발명의 제 1 실시예의 회로 구조를 도시한다. 도 4 에서는, M00 내지 Mmn 은 부동 게이트형의 메모리셀 트랜지스터들이고, d0 내지 dn 은 다수의 메모리셀 트랜지스터들의 드레인들과 접속된 비트선들이고, W0 내지 Wm 은 다수의 메모리셀 트랜지스터들의 게이트와 접속된 워드선들이다. VPP 는 메모리셀 소거용 전원이고, MP1 은, 드레인이 다수의 메모리셀들을 위한 공통 소스선에 접속된 P 형 전계 효과 트랜지스터이고, MN1 은, 드레인이 다수의 메모리셀들의 공통 소스선과 접속된 N 형 전계 효과 트랜지스터이며, MN2 는 다수의 메모리셀들 및 N 형 트랜지스터 (MN1) 보다 더 낮은 전류 구동 용량의 공통 소스선에 접속된 드레인을 갖는 N 형 전계 효과 트랜지스터이다. P 형 트랜지스터 (MP1) 및 N 형 트랜지스터 (MN2) 에 소거 활성화 신호가 공급되고, N 형 트랜지스터 (MN1) 에는 제어 신호가 제공된다.
도 5 는 본 발명의 실시예의 작동을 설명하기 위한 신호 전압의 개략도이다. 도 5 는 도 4 에서 도시된 소거 회로의 작동이 소거 펄스 인가에서 소거 베리파이로 계속될 때, 제어 신호들 (및), 메모리셀 소스 및 워드선의 전위를 도시한다. 그런 후, 본 발명의 실시예의 작동이, 도 4 및 5 를 참고하여, 소거 펄스 인가 및 소거 베리파이 단계에 걸쳐 설명될 것이다.
메모리 장치에 저장된 데이터가 소거되는 동안, 소거 펄스 제어 신호 (소거 활성화 신호)가 L 이 되고, 제어 신호가 L 이 되고, N 형 트랜지스터들 (NM1 및 NM2) 이 턴오프되고, P 형 트랜지스터 (MP1) 이 턴온되고; 메모리셀 소거용 전압 (VPP) 이 펄스 메모리셀들의 공통 소스선에 가해진다.
소거 회로의 작동이 소거 펄스 인가에서 소거 베리파이로 변할 때, 소거 펄스 제어 신호가 H 가 되고, P 형 트랜지스터 (MP1) 가 턴온되고, 메모리셀 소거용 전압이 다수의 메모리셀의 공통 소스선에 인가되지 않는다. 동시에, 더 낮은 전류 구동 용량의 N 형 트랜지스터 (MN2) 가 턴온되고, 메모리셀 소스선의 전위가 접지 전위를 향해 천천히 감소하게 된다.
다음에, 소정의 시간이 지난 후,가 H 가 되고, 더 높은 전류구동 용량의 N 형 트랜지스터 (MN1) 가 턴온되어, N 형 트랜지스터 (MN2) 에 의해 아직 완전히 접지 전위로 감소되지 않은 메모리셀 소스선의 전위를 감소시킨다. 그런 후, 소거 베리파이 단계가 시작된다.
다음에, 본 발명의 제 2 실시예가 설명될 것이다. 도 6 은 본 발명의 제 2 실시예의 구조체를 도시한다. 도 6 에서, 도 4 를 도시한 것과 동일한 기능을 갖는 구성 요소들은 동일한 도면 부호로 나타낸다. 도 6 에서 도시된 바와 같이, 상기 실시예의 기본 구조는 제 1 실시예와 유사하지만, 그들간의 차이점은 본 실시예에는 메모리셀 소스선의 전위를 식별하는 전압 식별 회로 (201) 가 제공되며, 제어 신호가 N 형 트랜지스터 (MN1) 의 게이트에 제공되는 것이다. 도 7 은 본 실시예의 작동을 설명하기 위한 신호 전압의 개략도를 도시한다.
본 발명의 작동이 소거 펄스 인가에서 소거 베리파이로 변할 때, P 형 트랜지스터 (MP1) 가 턴오프되고, 동시에, 더 낮은 전류 구동 용량의 N 형 트랜지스터 (MN2) 가 턴온되고, 메모리셀 소스선의 전위가 접지 전위를 향해 천천히 감소된다. 메모리셀선의 전위가 소정의 전위와 동일할 때,가 전압 식별 회로 (201) 에 의해 활성화되고, 더 높은 전류 구동 용량의 N 형 트랜지스터 (MN1) 가 턴온된다. 그런 후, 메모리 소스선 전위가 접지 전위로 감소하여, 소거 베리파이 단계가 시작된다.
전술한 바와 같이, 본 발명에 따르면, 소거 회로의 작동이 소거 펄스 인가에서 소거 베리파이로 변하게 될 때, 메모리셀 소스선 전위가 천천히 감소하여, 메모리셀의 판독 불량 및 판독 불량에 의해 발생된 과잉 소거를 방지할 수 있다.
전술한 사실들에 대한 이유는 소스선 전위가 접지 전위 이하로 감소하는 상황을 메모리 소스선의 전위를 천천히 감소시킴으로써 피할 수 있고, 유사하게 소스선과 용량적으로 접속된 워드선의 전위는 접지 전위 이하로 감소하지 않는다. 그런 후, 메모리셀의 작동이 안정화될 수 있고, 메모리셀 내에 저장된 데이터가 정상적으로 판독될 수 있다.
비록 본 발명이 완전하고 명확한 개시를 위해 특정 실시예에 대해 기술되었지만, 첨부된 청구항들은 이것들로 제한되지 않으며, 모든 변형을 구체화하도록 구성될 수 있으며, 여기서 설명된 범위 내에서 그 분야의 당업자에 의한 또다른 구성이 행해질 수 있다.

Claims (6)

  1. 다수의 전기적으로 소거 가능 및 프로그램 가능한 메모리셀들로 구성된 메모리셀 어레이, 및
    메모리셀 소스선 및 접지면 사이에 각각 삽입되며, 상이한 전류 구동 용량을 갖는 다수의 스위칭 트랜지스터들을 구비하며, 상기 메모리셀 소스선의 전위가 고전위에서 접지 전위로 감소되는 경우에, 상기 스위칭 트랜지스터들이 그들의 전류 구동 용량의 역순으로 턴온되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 스위칭 트랜지스터의 수가 2 이고,
    더 낮은 전류 구동 용량의 상기 스위칭 트랜지스터가 우선 턴온되고,
    더 높은 전류 구동 용량의 상기 스위칭 트랜지스터가 이후에 턴온되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  3. 제 2 항에 있어서, 더 낮은 전류 구동 용량의 상기 스위칭 트랜지스터가 턴온된 후, 소정의 시간이 경과한 때에, 더 높은 전류 구동 용량의 상기 스위칭 트랜지스터가 턴온되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  4. 제 2 항에 있어서, 상기 메모리셀 소스선의 상기 전위가 소정의 값과 동일하게 될 때, 더 높은 전류 구동 용량의 상기 스위칭 트랜지스터가 턴온되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  5. 비휘발성 반도체 메모리 장치에 있어서,
    다수의 전기적으로 소거 가능 및 프로그램 가능한 메모리셀로 구성된 메모리셀 어레이,
    메모리셀 소스선 및 접지면과 서로 병렬로 접속된 제 1 및 제 2 스위칭 트랜지스터들로서, 상기 제 1 스위칭 트랜지스터의 전류 구동 용량이 상기 제 2 스위칭 트랜지스터의 전류 구동 용량보다 큰 상기 제 1 및 제 2 스위칭 트랜지스터들을 구비하되,
    상기 메모리셀이 소거되는 동안, 메모리셀 소스선에 고전위가 인가되고,
    상기 비휘발성 반도체 메모리 장치는 또한,
    상기 메모리셀 소스선에 상기 고전위를 인가하는 것을 중단했을 때에 상기 제 2 스위칭 트랜지스터가 턴온되게 하는 수단 및
    상기 제 2 스위칭 트랜지스터가 턴온된 후에 소정의 시간이 경과한 때에 상기 제 1 스위칭 트랜지스터가 턴온되게 하는 수단을 구비하되,
    상기 제 1 스위칭 트랜지스터가 턴온될 때, 상기 제 2 스위칭 트랜지스터가 턴온된 후, 상기 메모리 소스선의 상기 전위가 천천히 감소하고, 소거 베리파이가 시작되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  6. 비휘발성 반도체 메모리 장치에 있어서,
    다수의 전기적으로 소거 가능 및 프로그램 가능한 메모리셀로 구성된 메모리셀 어레이,
    메모리셀 소스선 및 접지면과 서로 병렬로 접속된 제 1 및 제 2 스위칭 트랜지스터들로서, 상기 제 1 스위칭 트랜지스터의 전류 구동 용량이 상기 제 2 스위칭 트랜지스터의 전류 구동 용량보다 큰 상기 제 1 및 제 2 스위칭 트랜지스터들을 구비하되,
    상기 비휘발성 반도체 메모리 장치는 또한,
    상기 메모리셀이 소거되는 동안, 메모리셀 소스선에 고전위가 인가되고,
    상기 메모리셀 소스선에 상기 고전위를 인가하는 것을 중단했을 때에 상기 제 2 스위칭 트랜지스터가 턴온되게 하는 수단 및
    상기 메모리셀 소스선의 상기 전위가 소정의 값과 동일하게 될 때, 상기 제 1 스위칭 트랜지스터가 턴온되게 하는 수단을 구비하며,
    상기 제 1 스위칭 트랜지스터가 턴온될 때, 상기 제 2 스위칭 트랜지스터가 턴온된 후, 상기 메모리 소스선의 상기 전위가 천천히 감소하고, 소거 베리파이가 시작되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
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