JPH0828117B2 - デコーダ回路 - Google Patents
デコーダ回路Info
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- JPH0828117B2 JPH0828117B2 JP62098819A JP9881987A JPH0828117B2 JP H0828117 B2 JPH0828117 B2 JP H0828117B2 JP 62098819 A JP62098819 A JP 62098819A JP 9881987 A JP9881987 A JP 9881987A JP H0828117 B2 JPH0828117 B2 JP H0828117B2
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- Japan
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- power supply
- decoder
- output node
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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- Physics & Mathematics (AREA)
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- Computing Systems (AREA)
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- Mathematical Physics (AREA)
- Static Random-Access Memory (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はノア回路を主構成要素とするデコーダ回路に
関する。
関する。
従来、この種のデコーダ回路は第４図に示されるよう
に、ソースがアースに接続され、ゲートがアドレス信号
Ａ0,A1，〜,Amの各ビットを入力するＮ型MOSトランジス
タＱ1,Q2，〜,Qmであるノア回路10と、ソースがＮ型MOS
トランジスタＱ1,Q2，〜,Qmのドレインに、ドレインが
電源Ｖccに接続され、ゲートにプリチャージ信号φpを
入力するＮ型MOSトランジスタＱc1と、ドレインがＮ型M
OSトランジスタＱc1のソースに、ゲートが電源Ｖccに接
続されたＮ型MOSトランジスタＱc2と、ゲートがＮ型MOS
トランジスタＱc2のソースに接続され、ドレインにデコ
ーダ駆動信号φsを入力し、ソースにデコーダ出力信号
φoを出力するＮ型MOSトランジスタＱc3とで構成されて
いた。
に、ソースがアースに接続され、ゲートがアドレス信号
Ａ0,A1，〜,Amの各ビットを入力するＮ型MOSトランジス
タＱ1,Q2，〜,Qmであるノア回路10と、ソースがＮ型MOS
トランジスタＱ1,Q2，〜,Qmのドレインに、ドレインが
電源Ｖccに接続され、ゲートにプリチャージ信号φpを
入力するＮ型MOSトランジスタＱc1と、ドレインがＮ型M
OSトランジスタＱc1のソースに、ゲートが電源Ｖccに接
続されたＮ型MOSトランジスタＱc2と、ゲートがＮ型MOS
トランジスタＱc2のソースに接続され、ドレインにデコ
ーダ駆動信号φsを入力し、ソースにデコーダ出力信号
φoを出力するＮ型MOSトランジスタＱc3とで構成されて
いた。
第６図（ａ），（ｂ），（ｃ）は第４図のデコーダ回
路の動作を示すタイミングチャートである。
路の動作を示すタイミングチャートである。
プリチャージ信号φpが“H"レベルになると、ノア節
点11の電圧は電源Ｖccによって電圧Ｖcc−ＶT（ＶTはMO
Sトランジスタのしきい値電圧）に引上げられる。ノア
回路10がアドレス信号Ａ0,A1，〜,Amで選択される場合
は、アドレス信号Ａ0,A1，〜,Amのいずれのビットも
“L"レベルのときであり（第６図（ｂ）の場合）、選択
されない場合は、アドレス信号Ａ0,A1，〜,Amのいずれ
かのビットが“H"レベルのときである（第６図（ａ）の
場合）。したがって、第６図（ａ）の場合には出力節点
12は“L"レベルであるので、Ｎ型MOSトランジスタＱc3
はオフであり、デコーダ駆動信号φsが“H"レベルにな
ってもデコーダ出力信号φoは“L"レベルのままであ
る。第６図（ｂ）の場合には、出力節点12は“H"レベル
であるので、Ｎ型MOSトランジスタＱc3はオンであり、
デコーダ駆動信号φsが“H"レベルになると、ダイナミ
ック動作によりデコーダ出力信号φoも“H"レベルとな
る。このように、デコーダ回路で選択／非選択が検出さ
れた後、プリチャージ信号φpは“L"レベルから“H"レ
ベルにされ、ノア節点11,出力節点12を“H"レベルにプ
リチャージし、デコーダ駆動信号φs，デコーダ出力信
号φoを“L"レベルに設定して終了する。
点11の電圧は電源Ｖccによって電圧Ｖcc−ＶT（ＶTはMO
Sトランジスタのしきい値電圧）に引上げられる。ノア
回路10がアドレス信号Ａ0,A1，〜,Amで選択される場合
は、アドレス信号Ａ0,A1，〜,Amのいずれのビットも
“L"レベルのときであり（第６図（ｂ）の場合）、選択
されない場合は、アドレス信号Ａ0,A1，〜,Amのいずれ
かのビットが“H"レベルのときである（第６図（ａ）の
場合）。したがって、第６図（ａ）の場合には出力節点
12は“L"レベルであるので、Ｎ型MOSトランジスタＱc3
はオフであり、デコーダ駆動信号φsが“H"レベルにな
ってもデコーダ出力信号φoは“L"レベルのままであ
る。第６図（ｂ）の場合には、出力節点12は“H"レベル
であるので、Ｎ型MOSトランジスタＱc3はオンであり、
デコーダ駆動信号φsが“H"レベルになると、ダイナミ
ック動作によりデコーダ出力信号φoも“H"レベルとな
る。このように、デコーダ回路で選択／非選択が検出さ
れた後、プリチャージ信号φpは“L"レベルから“H"レ
ベルにされ、ノア節点11,出力節点12を“H"レベルにプ
リチャージし、デコーダ駆動信号φs，デコーダ出力信
号φoを“L"レベルに設定して終了する。
しかし、ノア節点11の電圧が電源Ｖccの変動または外
部からの誘導などで電圧Ｖcc＋ＶT以上になることがあ
り（第６図（ｃ）の場合）、この場合は、デコーダ駆動
信号φsが“H"レベルになる時点で非選択であるデコー
ダ回路のノア節点11が電圧ＶT以上にとどまっているこ
とが発生する場合があり、この場合は、デコーダ回路は
選択されていないのにかかわらず、通常の“H"レベルよ
りは低いが結果的に“H"レベルとみなされるデコーダ出
力信号φoを出力してしまう。アドレスデコーダにはデ
コーダ回路が複数用いられているので結果的にマルチセ
レクトを発生してしまう。特にアドレス信号Ａ0,A1，
〜,Amのうちの１つのビットのみ“H"レベルという非選
択のときが一番マルチセレクトが発生しやすい。
部からの誘導などで電圧Ｖcc＋ＶT以上になることがあ
り（第６図（ｃ）の場合）、この場合は、デコーダ駆動
信号φsが“H"レベルになる時点で非選択であるデコー
ダ回路のノア節点11が電圧ＶT以上にとどまっているこ
とが発生する場合があり、この場合は、デコーダ回路は
選択されていないのにかかわらず、通常の“H"レベルよ
りは低いが結果的に“H"レベルとみなされるデコーダ出
力信号φoを出力してしまう。アドレスデコーダにはデ
コーダ回路が複数用いられているので結果的にマルチセ
レクトを発生してしまう。特にアドレス信号Ａ0,A1，
〜,Amのうちの１つのビットのみ“H"レベルという非選
択のときが一番マルチセレクトが発生しやすい。
第５図はアドレス信号Ａ0,A1，〜Amが入力されても、
スイッチ信号φs1が“H"レベルにならなければノア節点
11のレベルが“L"レベルにならないようにしたデコーダ
回路の他の従来例である。これは第４図の従来例のＮ型
MOSトランジスタＱ1,Q2，〜,Qmのソースとアース、電源
Ｖcc間にそれぞれＮ型MOSトランジスタＱc5,Qc4を設け
たものである。出力節点12はノア節点11の対節点で、デ
コーダ回路が活性化していないときは“H"レベルにプリ
チャージ信号φpによってプリチャージされている。デ
コーダ駆動信号φsが入力される以前にスイッチ信号φ
s1が“H"レベルになり、各Ｎ型MOSトランジスタＱ1,
Q2，〜,Qmのソースをアースに接続することにより、デ
コーダ回路を活性化する。この従来例においても、前記
の問題をもっている点では同じである。
スイッチ信号φs1が“H"レベルにならなければノア節点
11のレベルが“L"レベルにならないようにしたデコーダ
回路の他の従来例である。これは第４図の従来例のＮ型
MOSトランジスタＱ1,Q2，〜,Qmのソースとアース、電源
Ｖcc間にそれぞれＮ型MOSトランジスタＱc5,Qc4を設け
たものである。出力節点12はノア節点11の対節点で、デ
コーダ回路が活性化していないときは“H"レベルにプリ
チャージ信号φpによってプリチャージされている。デ
コーダ駆動信号φsが入力される以前にスイッチ信号φ
s1が“H"レベルになり、各Ｎ型MOSトランジスタＱ1,
Q2，〜,Qmのソースをアースに接続することにより、デ
コーダ回路を活性化する。この従来例においても、前記
の問題をもっている点では同じである。
上述した従来のデコーダ回路は、通常電圧Ｖcc−ＶT
であるべきノア節点11が電源Ｖccの変動または外部から
誘導などで電圧Ｖcc＋ＶT以上になることがあり、この
場合、デコーダ回路がアドレス信号により選択されてい
ないときでも、デコーダ駆動信号入力時点でノア節点11
が“H"レベルにとどまっている場合が発生し、実質的に
デコーダ回路が選択された場合のデコーダ出力信号を出
力してしまうことがあるので、デコーダ回路が複数用い
られている回路においてマルチセレクトを発生するとい
う欠点がある。
であるべきノア節点11が電源Ｖccの変動または外部から
誘導などで電圧Ｖcc＋ＶT以上になることがあり、この
場合、デコーダ回路がアドレス信号により選択されてい
ないときでも、デコーダ駆動信号入力時点でノア節点11
が“H"レベルにとどまっている場合が発生し、実質的に
デコーダ回路が選択された場合のデコーダ出力信号を出
力してしまうことがあるので、デコーダ回路が複数用い
られている回路においてマルチセレクトを発生するとい
う欠点がある。
本発明のテコード回路は、出力ノードと、前記出力ノ
ードを所定の電位にプリチャージするプリチャージ手段
と、複数のアドレス信号にそれぞれ対応して設けられた
トランジスタであって各々が対応するアドレス信号が所
定の論理レベルのときに前記所定電位にプリチャージさ
れた前記出力ノードを放電する複数のトランジスタと、
所定の閾値電圧を有し前記出力ノードと電源ラインとの
間に接続されたダイオード特性の素子とを有し、前記ダ
イオード特性の素子は前記出力ノードが前記電源ライン
の電圧より前記所定の閾値電圧分大きい電圧以上となる
と導通する極性に接続されていて、非選択時に前記出力
ノードの電圧を前記電源ラインの電圧より前記閾値電圧
分大きい電圧にクランプすることを特徴とする。
ードを所定の電位にプリチャージするプリチャージ手段
と、複数のアドレス信号にそれぞれ対応して設けられた
トランジスタであって各々が対応するアドレス信号が所
定の論理レベルのときに前記所定電位にプリチャージさ
れた前記出力ノードを放電する複数のトランジスタと、
所定の閾値電圧を有し前記出力ノードと電源ラインとの
間に接続されたダイオード特性の素子とを有し、前記ダ
イオード特性の素子は前記出力ノードが前記電源ライン
の電圧より前記所定の閾値電圧分大きい電圧以上となる
と導通する極性に接続されていて、非選択時に前記出力
ノードの電圧を前記電源ラインの電圧より前記閾値電圧
分大きい電圧にクランプすることを特徴とする。
したがって、第１のラインと第１の電源間に接続され
たダイオード特性をもつ素子には、第１のラインの電圧
が、第１のラインをプリチャージする第１の電源電圧極
性方向に第１の電源電圧を規定値以上越えると、第１の
ライン側から第１の電源側に順方向電流が流れて第１の
ラインの電圧が異常に上昇するのが阻止される。
たダイオード特性をもつ素子には、第１のラインの電圧
が、第１のラインをプリチャージする第１の電源電圧極
性方向に第１の電源電圧を規定値以上越えると、第１の
ライン側から第１の電源側に順方向電流が流れて第１の
ラインの電圧が異常に上昇するのが阻止される。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明のデコーダ回路の第１の実施例の回路
図である。
図である。
本実施例は第４図で示され従来例のＮ型MOSトランジ
スタＱ1,Q2，〜,Qmのドレインと電源Ｖccとの間にＮ型M
OSトランジスタＱa1を設けたものである。Ｎ型MOSトラ
ンジスタＱa1のゲートとドレインはＮ型MOSトランジス
タＱ1,Q2，〜,Qmのドレインに、ソースは電源Ｖccに接
続されているので、ノア節点11の電圧が電圧Ｖcc＋ＶT
以上になるとノア節点11側から電源Ｖcc側に電流が流れ
てしまい、ノア節点11の電圧が電圧Ｖcc＋ＶT以上にな
ることを阻止することにある。つまりＮ型MOSトランジ
スタＱa1がダイオードとして働いたことになる。
スタＱ1,Q2，〜,Qmのドレインと電源Ｖccとの間にＮ型M
OSトランジスタＱa1を設けたものである。Ｎ型MOSトラ
ンジスタＱa1のゲートとドレインはＮ型MOSトランジス
タＱ1,Q2，〜,Qmのドレインに、ソースは電源Ｖccに接
続されているので、ノア節点11の電圧が電圧Ｖcc＋ＶT
以上になるとノア節点11側から電源Ｖcc側に電流が流れ
てしまい、ノア節点11の電圧が電圧Ｖcc＋ＶT以上にな
ることを阻止することにある。つまりＮ型MOSトランジ
スタＱa1がダイオードとして働いたことになる。
第２図は本発明の第２の実施例の回路図である。
第２の実施例は第１の実施例と同様にＮ型MOSトラン
ジスタＱa2を第５図の従来例に用いたものである。詳細
は第１の実施例と同様なので省略する。
ジスタＱa2を第５図の従来例に用いたものである。詳細
は第１の実施例と同様なので省略する。
第３図は本発明の第３の実施例の回路図である。
第３実施例は第１の実施例と異なってＰ型MOSトラン
ジスタＱb1を使用して、ノア節点11と電源間に第１の実
施例と同様なダイオード特性を実現している。
ジスタＱb1を使用して、ノア節点11と電源間に第１の実
施例と同様なダイオード特性を実現している。
以上、第３の実施例のＰ型MOSトランジスタＱb1を除
いてトランジスタはすべてＮ型MOSトランジスタで説明
を行ったが、逆にすべてＰ型MOSトランジスタであれば
電源，信号等の極性も逆に考えればＮ型MOSトランジス
タの場合と同様に容易に理解できるので説明は省略す
る。
いてトランジスタはすべてＮ型MOSトランジスタで説明
を行ったが、逆にすべてＰ型MOSトランジスタであれば
電源，信号等の極性も逆に考えればＮ型MOSトランジス
タの場合と同様に容易に理解できるので説明は省略す
る。
以上説明したように本発明は、ノア回路の接続された
第１のラインと第１の電源間にダイオード特性をもつ素
子を接続することにより、第１のラインの電圧が、第１
のラインをプリチャージする第１の電源電圧極性方向に
第１の電源電圧を規定値以上越えると第１のライン側か
ら第１の電源側に順方向電流が流れて第１のラインの電
圧の所定値以上の変化を防止するので、第１のラインの
電圧が第１の電源電圧を所定値以上超えた場合に発生す
るデコーダ回路の誤選択を防止できる効果がある。
第１のラインと第１の電源間にダイオード特性をもつ素
子を接続することにより、第１のラインの電圧が、第１
のラインをプリチャージする第１の電源電圧極性方向に
第１の電源電圧を規定値以上越えると第１のライン側か
ら第１の電源側に順方向電流が流れて第１のラインの電
圧の所定値以上の変化を防止するので、第１のラインの
電圧が第１の電源電圧を所定値以上超えた場合に発生す
るデコーダ回路の誤選択を防止できる効果がある。
第１図，第２図，第３図はそれぞれ本発明のデコーダ回
路の第1,第2,第３の実施例の回路図、第４図，第５図は
従来例の回路図、第６図（ａ），（ｂ），（ｃ）は第４
図の従来例の動作を示すタイミングチャートである。 Ｑ1,Q2，〜,Qm……Ｎ型MOSトランジスタ、Ｑa1,Qa2……
Ｎ型MOSトランジスタ、Ｑc1,Qc2，〜,Qc5……Ｎ型MOSト
ランジスタ、Ｑb1……Ｐ型MOSトランジスタ、Ａ0,A1，
〜,Am……アドレス信号、φp……プリチャージ信号、φ
s……デコーダ駆動信号、φs1……スイッチ信号、φo…
…デコーダ出力信号、Ｖcc……電源。
路の第1,第2,第３の実施例の回路図、第４図，第５図は
従来例の回路図、第６図（ａ），（ｂ），（ｃ）は第４
図の従来例の動作を示すタイミングチャートである。 Ｑ1,Q2，〜,Qm……Ｎ型MOSトランジスタ、Ｑa1,Qa2……
Ｎ型MOSトランジスタ、Ｑc1,Qc2，〜,Qc5……Ｎ型MOSト
ランジスタ、Ｑb1……Ｐ型MOSトランジスタ、Ａ0,A1，
〜,Am……アドレス信号、φp……プリチャージ信号、φ
s……デコーダ駆動信号、φs1……スイッチ信号、φo…
…デコーダ出力信号、Ｖcc……電源。
Claims (1)
- 【請求項１】出力ノードと、前記出力ノードを所定の電
位にプリチャージするプリチャージ手段と、複数のアド
レス信号にそれぞれ対応して設けられたトランジスタで
あって各々が対応するアドレス信号が所定の論理レベル
のときに前記所定電位にプリチャージされた前記出力ノ
ードを放電する複数のトランジスタと、所定の閾値電圧
を有し前記出力ノードと電源ラインとの間に接続された
ダイオード特性の素子とを有し、前記ダイオード特性の
素子は前記出力ノードが前記電源ラインの電圧より前記
所定の閾値電圧分大きい電圧以上となると導通する極性
に接続されていて、非選択時に前記出力ノードの電圧を
前記電源ラインの電圧より前記閾値電圧分大きい電圧に
クランプすることを特徴とするデコーダ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62098819A JPH0828117B2 (ja) | 1987-04-21 | 1987-04-21 | デコーダ回路 |
| US07/184,452 US4833348A (en) | 1987-04-21 | 1988-04-21 | Decoder unit with clamp transistor preventing excessive voltages |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62098819A JPH0828117B2 (ja) | 1987-04-21 | 1987-04-21 | デコーダ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63263693A JPS63263693A (ja) | 1988-10-31 |
| JPH0828117B2 true JPH0828117B2 (ja) | 1996-03-21 |
Family
ID=14229921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62098819A Expired - Lifetime JPH0828117B2 (ja) | 1987-04-21 | 1987-04-21 | デコーダ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4833348A (ja) |
| JP (1) | JPH0828117B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4963765A (en) * | 1989-07-03 | 1990-10-16 | Texas Instruments Incorporated | High speed CMOS transition detector circuit |
| JP2657019B2 (ja) * | 1992-03-13 | 1997-09-24 | 三菱電機株式会社 | Ｍｏｓトランジスタ出力回路 |
| US6381622B1 (en) * | 1994-12-29 | 2002-04-30 | Via-Cyrix, Inc. | System and method of expediting bit scan instructions |
| US5737270A (en) * | 1996-07-15 | 1998-04-07 | International Business Machines Corporation | Precharged wordline decoder with locally-controlled clock |
| DE102010031189B4 (de) * | 2010-07-09 | 2014-04-03 | Bruker Optik Gmbh | ATR-Objektiv für ein IR-Mikroskop und Verfahren zu dessen Betrieb |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4025908A (en) * | 1975-06-24 | 1977-05-24 | International Business Machines Corporation | Dynamic array with clamped bootstrap static input/output circuitry |
| DE2553972C3 (de) * | 1975-12-01 | 1979-03-08 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Schaltungsanordnung zur Überwachung der Funktion einer dynamischen Decodierschaltung |
| JPS6023432B2 (ja) * | 1977-12-09 | 1985-06-07 | 株式会社日立製作所 | Ｍｏｓメモリ |
| US4381460A (en) * | 1980-05-27 | 1983-04-26 | National Semiconductor Corporation | Bootstrap driver circuit |
| US4398102A (en) * | 1981-02-06 | 1983-08-09 | Rca Corporation | Gated parallel decoder |
| JPS6052519B2 (ja) * | 1981-12-28 | 1985-11-19 | 富士通株式会社 | 半導体記憶装置のデコ−ダ回路 |
| JPS5938996A (ja) * | 1982-08-25 | 1984-03-03 | Mitsubishi Electric Corp | ランダムアクセスメモリ装置 |
| JPS59227091A (ja) * | 1983-06-06 | 1984-12-20 | Toshiba Corp | 半導体記憶装置 |
| US4692638A (en) * | 1984-07-02 | 1987-09-08 | Texas Instruments Incorporated | CMOS/NMOS decoder and high-level driver circuit |
| JPS61151898A (ja) * | 1984-12-26 | 1986-07-10 | Fujitsu Ltd | 半導体記憶装置におけるワ−ド線ドライバ回路 |
| US4728827A (en) * | 1986-12-03 | 1988-03-01 | Advanced Micro Devices, Inc. | Static PLA or ROM circuit with self-generated precharge |
-
1987
- 1987-04-21 JP JP62098819A patent/JPH0828117B2/ja not_active Expired - Lifetime
-
1988
- 1988-04-21 US US07/184,452 patent/US4833348A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63263693A (ja) | 1988-10-31 |
| US4833348A (en) | 1989-05-23 |
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