JPS61150231A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61150231A JPS61150231A JP27092684A JP27092684A JPS61150231A JP S61150231 A JPS61150231 A JP S61150231A JP 27092684 A JP27092684 A JP 27092684A JP 27092684 A JP27092684 A JP 27092684A JP S61150231 A JPS61150231 A JP S61150231A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- conductivity type
- type
- transistor
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置、特に飽和形のトランジメタを有す
るＩＣ（半導体集積回路装置）における寄生トランジス
タ防止技術に関する。
るＩＣ（半導体集積回路装置）における寄生トランジス
タ防止技術に関する。
バイポーラＩＣにおいては、素子間の電気的分離のため
に半導体基体の一部に溝部や絶縁層を設け、さらにこれ
とｐｎ接合を組み合せたアイソレーション構造を用いる
ことが知られている。（電子材料１９８２年７月Ｐ１１
１〜１１５新しい素子分離技術） 第１３図は微小化されたＩＣにおいて本願出願人により
採用されている溝部を用いたアイソレーション構造の例
を示す。
に半導体基体の一部に溝部や絶縁層を設け、さらにこれ
とｐｎ接合を組み合せたアイソレーション構造を用いる
ことが知られている。（電子材料１９８２年７月Ｐ１１
１〜１１５新しい素子分離技術） 第１３図は微小化されたＩＣにおいて本願出願人により
採用されている溝部を用いたアイソレーション構造の例
を示す。
１はｐ−型シリコン半導体基板（サブストレート）でこ
の上にｎ 型埋込層２を部分的に介在ささせてエピタキ
シャルｎ−型シリコン層３を形成し、このｎ−型シリコ
ン層３０表面の一部に溝部（アイソレーション溝）４を
掘りこの溝部４直下にｐ型層５をｐ型基板に接続するよ
うに形成する。
の上にｎ 型埋込層２を部分的に介在ささせてエピタキ
シャルｎ−型シリコン層３を形成し、このｎ−型シリコ
ン層３０表面の一部に溝部（アイソレーション溝）４を
掘りこの溝部４直下にｐ型層５をｐ型基板に接続するよ
うに形成する。
この溝部４及びｐ型層５により囲まれたｎ−型半導体の
島領域３ａをコレクタとし、その表面にベース飽和時６
及びエミッタｎ 型層７を拡散して縦形ｎｐｎ）ランジ
スタを構成する。なお、コレクタ取出し部８は上記溝部
４の一部を利用して浅いｎ＋型型数散層形成する。（コ
レクタ直列抵抗低減も可能である） このようなｎｐｎ）ランリスク構造では、ベース部（６
）が飽和時にベース愉コレクタ間が順方向電位となるこ
とにより、アイソレーション溝部直下のｐ型層５と結合
して第１４図に示すように寄生のサブｐｎｐ）ランジス
タが発生し、アイソレーション部の電位があがりサイリ
スク等のｎｐｎトランジスタの動作不良を来たす。
島領域３ａをコレクタとし、その表面にベース飽和時６
及びエミッタｎ 型層７を拡散して縦形ｎｐｎ）ランジ
スタを構成する。なお、コレクタ取出し部８は上記溝部
４の一部を利用して浅いｎ＋型型数散層形成する。（コ
レクタ直列抵抗低減も可能である） このようなｎｐｎ）ランリスク構造では、ベース部（６
）が飽和時にベース愉コレクタ間が順方向電位となるこ
とにより、アイソレーション溝部直下のｐ型層５と結合
して第１４図に示すように寄生のサブｐｎｐ）ランジス
タが発生し、アイソレーション部の電位があがりサイリ
スク等のｎｐｎトランジスタの動作不良を来たす。
このような寄生サブｐｎｐ ）ランリスク構造ではベー
ス部となるエピタキシャルｎ−型層の不純物濃度が薄く
、かつベースとアイソレーションの距離が狭（なるため
ｐｎｐ動作を起しゃすい状態になるのであって、特にエ
ピタキシャルｎ−型層の厚さが薄い微小化形ＩＣにおい
て顕著である。
ス部となるエピタキシャルｎ−型層の不純物濃度が薄く
、かつベースとアイソレーションの距離が狭（なるため
ｐｎｐ動作を起しゃすい状態になるのであって、特にエ
ピタキシャルｎ−型層の厚さが薄い微小化形ＩＣにおい
て顕著である。
このことは、また溝形アイソレーション部により隔離さ
れた横形ｐｎｐ ）ランジスタを有する：１、Ｃにおい
ても同様であって、この場合はｐｎｐトランジスタのｐ
型エミッタ拳ｎ型ベース・ｐ型サブストレート及びｐ型
コレクタ飽和時のコレクタベース−サブストレートによ
って構成される寄生サブｐｎｐ ）ランジスタの発生と
なった。
れた横形ｐｎｐ ）ランジスタを有する：１、Ｃにおい
ても同様であって、この場合はｐｎｐトランジスタのｐ
型エミッタ拳ｎ型ベース・ｐ型サブストレート及びｐ型
コレクタ飽和時のコレクタベース−サブストレートによ
って構成される寄生サブｐｎｐ ）ランジスタの発生と
なった。
本発明は上記した問題点を克服するべくなされたもので
あって、その目的とするところは飽和型で使用される微
小形ＩＣにおいて、寄生サブｐｎｐトランジスタの発生
をなくシトランジスタの特性を向上し、ＩＣ動作を安定
化することにある。
あって、その目的とするところは飽和型で使用される微
小形ＩＣにおいて、寄生サブｐｎｐトランジスタの発生
をなくシトランジスタの特性を向上し、ＩＣ動作を安定
化することにある。
本発明者によって開示される発明のうち代表的なものの
概要を説明すれば下記のとおりである。
概要を説明すれば下記のとおりである。
すなわち、ｐ−型牛導体基板の上にｎ＋＋埋込層を部分
的に介在させてエピタキシャルｎ−型層を形成し、ｎ−
型層の表面の一部アイソレージ１ン溝部を掘り、このア
イソレーション溝部とその直下のｐ−型基板の間にアイ
ソレージ１ンｐ型層を設け、これらアイソレージロン部
によって［気的に隔離されたｎ−型半導体領域表面にこ
のｎ−型層をコレクタとするｎｐｎ）ランジスタが形成
したＩＣであって、上記ｎ−型型溝導体領域アイソレー
ションｐ型層との間に上記ｎ 型埋込層を延長させたｎ
＋型型数散層形成することにより、ベース飽和時のサブ
ｐｎｐ寄生トランジスタの発生を防止して発明の目的を
達成するものである。
的に介在させてエピタキシャルｎ−型層を形成し、ｎ−
型層の表面の一部アイソレージ１ン溝部を掘り、このア
イソレーション溝部とその直下のｐ−型基板の間にアイ
ソレージ１ンｐ型層を設け、これらアイソレージロン部
によって［気的に隔離されたｎ−型半導体領域表面にこ
のｎ−型層をコレクタとするｎｐｎ）ランジスタが形成
したＩＣであって、上記ｎ−型型溝導体領域アイソレー
ションｐ型層との間に上記ｎ 型埋込層を延長させたｎ
＋型型数散層形成することにより、ベース飽和時のサブ
ｐｎｐ寄生トランジスタの発生を防止して発明の目的を
達成するものである。
〔実施例１〕
第１図及び第２図は本発明の一実施例を示すものであっ
て、第１図はｎｐｎ）ランジスタを有するＩＣの要部平
面図、第２図は第１図におけるＡ−Ａ’ 切断断面図で
ある。１はｐ゛−型シリコン基板（サブストレート）、
２はｎ＋＋埋込層、３は基板の上にエピタキシャル成長
により形成したｎ−型シリコン層、４はアイソレージジ
ン溝、５は溝とその直下の基板との間に設けたアイソレ
ージ１ンｐ＋型拡散層である。これらアイソレージ１ン
部により囲まれたメサ形の半導体領域３ａの表面にｐ型
拡散層６及びｎ＋型型数散層７形成されｎｐｎ ）ラン
ジスタのベース及びエミッタを構成する。
て、第１図はｎｐｎ）ランジスタを有するＩＣの要部平
面図、第２図は第１図におけるＡ−Ａ’ 切断断面図で
ある。１はｐ゛−型シリコン基板（サブストレート）、
２はｎ＋＋埋込層、３は基板の上にエピタキシャル成長
により形成したｎ−型シリコン層、４はアイソレージジ
ン溝、５は溝とその直下の基板との間に設けたアイソレ
ージ１ンｐ＋型拡散層である。これらアイソレージ１ン
部により囲まれたメサ形の半導体領域３ａの表面にｐ型
拡散層６及びｎ＋型型数散層７形成されｎｐｎ ）ラン
ジスタのベース及びエミッタを構成する。
この発明において特に注目すべき部分は、ｎ＋＋埋込層
２がアイソレーション溝４の下部まで延在し、メサ形の
ｎ−型半導体領域３ａの周辺部（溝部と接する部分を含
める）とｎ＋＋埋込層延長部との間に高濃度のｎ＋型型
数散層９設けられていることである。なお、このｎ 型
拡散層９の一部は第１図に示すようにコレクタ取出し部
（８）となって溝内に位置してコレクタ電極Ｃが設けで
ある。１０は表面酸化膜（Ｓｉｎ、膜）である。
２がアイソレーション溝４の下部まで延在し、メサ形の
ｎ−型半導体領域３ａの周辺部（溝部と接する部分を含
める）とｎ＋＋埋込層延長部との間に高濃度のｎ＋型型
数散層９設けられていることである。なお、このｎ 型
拡散層９の一部は第１図に示すようにコレクタ取出し部
（８）となって溝内に位置してコレクタ電極Ｃが設けで
ある。１０は表面酸化膜（Ｓｉｎ、膜）である。
第３図はエピタキシャルｎ−型層の厚さに比してアイソ
レーション溝４を深くすることにより、ｎ＋＋埋込層２
が溝の底部に接するようにした場合の例で、この場合に
は周辺部のｎ＋型型数散層９）は必しも形成しなくても
よい。
レーション溝４を深くすることにより、ｎ＋＋埋込層２
が溝の底部に接するようにした場合の例で、この場合に
は周辺部のｎ＋型型数散層９）は必しも形成しなくても
よい。
このようなｎｐｎ）ランリスタを有するＩＣ構造におい
て、そのベース部が飽和時に周辺溝部のアイソレーショ
ンｐ型拡散層と結びついて寄生のサブｐｎｐ）ランリス
タが発生するが、サブｐｎｐトランジスタのベースとな
る周辺部に高濃度のｎ＋＋散層９が設けられることによ
り、Ｉ）ｎｌ））ランリスタの増幅率αが低下すること
により、寄生ｐｎｐ ）ランリスタ動作を阻止すること
ができる。
て、そのベース部が飽和時に周辺溝部のアイソレーショ
ンｐ型拡散層と結びついて寄生のサブｐｎｐ）ランリス
タが発生するが、サブｐｎｐトランジスタのベースとな
る周辺部に高濃度のｎ＋＋散層９が設けられることによ
り、Ｉ）ｎｌ））ランリスタの増幅率αが低下すること
により、寄生ｐｎｐ ）ランリスタ動作を阻止すること
ができる。
このように寄生ｐｎｐ）ランリスタ動作がなくなれば、
ｎｐｎ）ランリスタは高い飽和特性をもつことになり、
特性向上とともに低消費電力化が実現する。
ｎｐｎ）ランリスタは高い飽和特性をもつことになり、
特性向上とともに低消費電力化が実現する。
〔実施例２〕
第４図は本発明の他の一実施例を示すものであって、ア
イソレーション溝４及びアイソレーションｐ型拡散層５
によって周辺から電気的に離隔されたｎ−型島領域に横
形ｐｎｐ ）ランリスタを形成したＩＣの断面図である
。
イソレーション溝４及びアイソレーションｐ型拡散層５
によって周辺から電気的に離隔されたｎ−型島領域に横
形ｐｎｐ ）ランリスタを形成したＩＣの断面図である
。
この場合、島領域ｎ−型層３ｂは横形ｐｎｐ トランジ
スタのベースとなる。１１はコレクタとなるｐ＋型層、
１２はエミッタとなるｐ＋型層である。１３はベース取
り出し部となるｎ＋型層で溝４内に位置し、ｎ＋＋埋込
層２に接続する。表面には絶縁膜（Ｓ ｒ Ｏｔ膜）１
０で覆われている。
スタのベースとなる。１１はコレクタとなるｐ＋型層、
１２はエミッタとなるｐ＋型層である。１３はベース取
り出し部となるｎ＋型層で溝４内に位置し、ｎ＋＋埋込
層２に接続する。表面には絶縁膜（Ｓ ｒ Ｏｔ膜）１
０で覆われている。
この発明において特に注目すべき部分は、ｎ＋＋埋込層
２がアイソレーション溝４の下部まで延在し、メサ形の
ｎ−型半導体島領域３ｂの周辺部とｎ＋＋埋込層２との
間に高濃度のｎ＋型型数散層９設けられていることであ
る。
２がアイソレーション溝４の下部まで延在し、メサ形の
ｎ−型半導体島領域３ｂの周辺部とｎ＋＋埋込層２との
間に高濃度のｎ＋型型数散層９設けられていることであ
る。
このような横形ｐｎｐ ）ランリスタを有するＩＣ構造
において、横形ｐｎｐ）ランリスタのコレクタ飽和時に
発生する寄生サブｐｎｐ）ランリスタのベース部である
ｎ−型領域周辺部の不純物濃度を高（することによりそ
の電流増幅率αが低減され、これにより寄生電流が少な
くなる。
において、横形ｐｎｐ）ランリスタのコレクタ飽和時に
発生する寄生サブｐｎｐ）ランリスタのベース部である
ｎ−型領域周辺部の不純物濃度を高（することによりそ
の電流増幅率αが低減され、これにより寄生電流が少な
くなる。
このように寄生サブｐｎｐ）ランリスタ動作がなくなる
ことにより、横形ｐｎｐ）ランリスタは高い飽和特性を
もつこと忙なり、その特性が向上するとともに低消費電
力化が実現できる。
ことにより、横形ｐｎｐ）ランリスタは高い飽和特性を
もつこと忙なり、その特性が向上するとともに低消費電
力化が実現できる。
第５図乃至第１２図は本発明の他の実施例を示すもので
あって、同−基板上忙リニア素子（ｎｐｎトランジスタ
）とＩＩＬ（注入積層論理）とをそなえたＩＣの製造プ
ロセスの工程断面図である。
あって、同−基板上忙リニア素子（ｎｐｎトランジスタ
）とＩＩＬ（注入積層論理）とをそなえたＩＣの製造プ
ロセスの工程断面図である。
以下、各工程に従って具体的に説明する。
（１）ｐ−型シリコン結晶基板１（ウェハ）を用意し、
酸化、ホトエッチ、ｓｂ（アンチモン）拡散により第５
図に示すｎ 型埋込層２を形成し、ｎ−型シリコン層３
をエピタキシャル成長（厚さ１．５μｍ）させた後、そ
の上に熱酸化膜１４．ＣＶＤ・酸化膜（Ｓｉｎ、）１５
を形成する。
酸化、ホトエッチ、ｓｂ（アンチモン）拡散により第５
図に示すｎ 型埋込層２を形成し、ｎ−型シリコン層３
をエピタキシャル成長（厚さ１．５μｍ）させた後、そ
の上に熱酸化膜１４．ＣＶＤ・酸化膜（Ｓｉｎ、）１５
を形成する。
（２１ＣＶＤ１１Ｓｉ０１をホトエッチしたマスクを通
してｎ−型シリコン層３をエッチし第６図に示すように
深さ０．８μｍのアイソレーション溝４を掘る。
してｎ−型シリコン層３をエッチし第６図に示すように
深さ０．８μｍのアイソレーション溝４を掘る。
上記アイソレーション溝４によって分離されたｎ−型層
３のうち、領域３ａはリニア素子形成領域、３ｂはＩＩ
Ｌ領域とする。
３のうち、領域３ａはリニア素子形成領域、３ｂはＩＩ
Ｌ領域とする。
（３１１Ｊニア側を酸化膜マスク１６で覆い、第７図に
示すよＩｃＩＩＬ側のｎ−型層３ｂの表面をさらに０．
３μｍエッチする〇 （４）酸化、ホトエッチ忙より酸化膜マスク１７を形成
し、Ｐ（リン）をイオン打込み（５Ｘ１０１２ｃＩＩｒ
” ） して第８図に示すように、リニア側においては
コレクタ取出し部１８を含めて周辺部にｎ＋型型数散層
１９形成し、ＩＩＬ側においてはインジェクタの形成さ
れる領域全面２０及びエミッタ取出し部の形成される周
辺部ｉｎ 型拡散層２１を形成する。
示すよＩｃＩＩＬ側のｎ−型層３ｂの表面をさらに０．
３μｍエッチする〇 （４）酸化、ホトエッチ忙より酸化膜マスク１７を形成
し、Ｐ（リン）をイオン打込み（５Ｘ１０１２ｃＩＩｒ
” ） して第８図に示すように、リニア側においては
コレクタ取出し部１８を含めて周辺部にｎ＋型型数散層
１９形成し、ＩＩＬ側においてはインジェクタの形成さ
れる領域全面２０及びエミッタ取出し部の形成される周
辺部ｉｎ 型拡散層２１を形成する。
（５）つづいて、酸化、ホトエッチにより新たに形成し
たマスク２２を通してＢ（ボロン）イオン打込み（１，
５Ｘ １０”ａｍ ” ）を行い第９図に示すように溝
部直下にアイソレーションｐ型層２３を各領域を囲むよ
うに形成する。
たマスク２２を通してＢ（ボロン）イオン打込み（１，
５Ｘ １０”ａｍ ” ）を行い第９図に示すように溝
部直下にアイソレーションｐ型層２３を各領域を囲むよ
うに形成する。
（６）酸化、ホトエッチ後Ｂイオン打込み（２，７Ｘ１
０Ｉ４ｃｍ”）を行い、第１０図に示すようにリニア側
にベースｐ型層２４を形成し、ＩＩＬ側にインジェクタ
ｐ 型層２５、インバータのベースｐ＋型層２６を形成
する。
０Ｉ４ｃｍ”）を行い、第１０図に示すようにリニア側
にベースｐ型層２４を形成し、ＩＩＬ側にインジェクタ
ｐ 型層２５、インバータのベースｐ＋型層２６を形成
する。
（７） エミッタ、ホトエッチ、酸化＋Ａｓイオン打
込み（５Ｘ Ｉ ０ＩＩｌｃＩＸ＋−りを行い、第１１
図に示すようにリニア側でエミッタｎ 型層２７．リニ
ア側でマルチコレクタｎ＋型層２８をそれぞれに形成す
る。
込み（５Ｘ Ｉ ０ＩＩｌｃＩＸ＋−りを行い、第１１
図に示すようにリニア側でエミッタｎ 型層２７．リニ
ア側でマルチコレクタｎ＋型層２８をそれぞれに形成す
る。
（８） さいごに酸化後コンタクトホトエッチ、アル
ミニウム蒸着、パターニングエッチ、コンタクトアロイ
を行って第１２図に示すように各領域にコンタクトする
アルミニウム電極２９を形成する。
ミニウム蒸着、パターニングエッチ、コンタクトアロイ
を行って第１２図に示すように各領域にコンタクトする
アルミニウム電極２９を形成する。
トランジスタの形成される半導体島領域の周辺部にｎ
型拡散層を形成するにあたってＩＩＬのＩＮ拡散工程を
利用することにより、新たに工程数を増やすことな（寄
生サブｐｎｐ ）ランリスタの発生を防止することが可
能となる。
型拡散層を形成するにあたってＩＩＬのＩＮ拡散工程を
利用することにより、新たに工程数を増やすことな（寄
生サブｐｎｐ ）ランリスタの発生を防止することが可
能となる。
以上本発明者によってなされた発明を実施例にもとすき
具体的に説明したが、本発明は上記実施例に限定される
ものでなく、その要旨を逸脱しない範囲で種々変更可能
である。
具体的に説明したが、本発明は上記実施例に限定される
ものでなく、その要旨を逸脱しない範囲で種々変更可能
である。
たとえば、半導体島領域の周辺部へのｎ＋型型数散層形
成をｎ＋＋埋込層２からの［湧き上り拡散ＪＫよって行
うようにしてもよい。
成をｎ＋＋埋込層２からの［湧き上り拡散ＪＫよって行
うようにしてもよい。
アイソレーション溝にそって選択酸化による酸化膜を形
成するアイソプレーナ酸化膜にそってｎ＋型型数散層形
成する場合にも本発明は応用できる。
成するアイソプレーナ酸化膜にそってｎ＋型型数散層形
成する場合にも本発明は応用できる。
本発明はＩＣ一般、％に溝アイソレーション方式の微細
化ＩＣに適用することができる。
化ＩＣに適用することができる。
本発明はとくに飽和型仕様のＩＣ，ＴＴＬ、 “ＩＩ
Ｌ を含むＩＣ９ＬＳＩに応用する場合に有効である。
Ｌ を含むＩＣ９ＬＳＩに応用する場合に有効である。
第１図及び第２図は本発明の一実施例を示し、第１図は
ｎｐｎ）ランリスタを有するＩＣの要部平面図、 第２図は第１図におけるＡ−Ａ’切断断面図である。 第３図は本発明の他の実施例を示すＩＣの断面図である
。 第４−図は本発明の他の一実施例を示し、横形ｐ ｎ
ｐ トランジスタを有するＩＣの要部断面図である。 第５図乃至第１・２図は本発明の他の実施例を示し、す
＝アφＩＩＬ共存ＩＣの製造プロセスの工程断面図であ
る。 第１３図はアイツレ−ジョン溝を有するＩＣの例を示す
断面図、 ゛ 第１４図は第１３図に等価゛の回路図である。 １・・・ｐ−型シリコン基板（サブストレート）、２・
・・ｎ＋＋埋込層、３・・・エピタキシャルｎ−型シリ
コン層、４・・・アイソレーション溝、５・・・アイツ
レ−”ジョンｐ 型拡散層、６・・・ｐ型拡散層（ベー
ス）、７・・・ｎ＋型型数散層エミッタ）、８・・・ｎ
＋型型数散層コレクタ取出し部）、９・・・ｎ＋型型数
散層１０・・・表面酸化膜、１：１・・・ｐ＋型層（コ
レクタ）、１２・・・ｐ＋型層（エミッタ）、１３・・
・ｎ＋型型数散層ベース取出し部）、１４・・・熱酸化
膜、１５・・・ＣＶＤ・酸化膜、１６・・・酸化膜マス
ク、１７・・・酸化膜マスク、２３・・・アイソレーシ
ョッｐ型層、２４・・・べ一玄ｐ型層、２５・・・イン
ジェクタｐ＋型層、２６・・・ベースｐ型層、２７・・
・エミッタｎ＋型層、２８・・・マルチコレク゛りｎ＋
型層、２９ＩＣに− ＩＦＲ−
ｎｐｎ）ランリスタを有するＩＣの要部平面図、 第２図は第１図におけるＡ−Ａ’切断断面図である。 第３図は本発明の他の実施例を示すＩＣの断面図である
。 第４−図は本発明の他の一実施例を示し、横形ｐ ｎ
ｐ トランジスタを有するＩＣの要部断面図である。 第５図乃至第１・２図は本発明の他の実施例を示し、す
＝アφＩＩＬ共存ＩＣの製造プロセスの工程断面図であ
る。 第１３図はアイツレ−ジョン溝を有するＩＣの例を示す
断面図、 ゛ 第１４図は第１３図に等価゛の回路図である。 １・・・ｐ−型シリコン基板（サブストレート）、２・
・・ｎ＋＋埋込層、３・・・エピタキシャルｎ−型シリ
コン層、４・・・アイソレーション溝、５・・・アイツ
レ−”ジョンｐ 型拡散層、６・・・ｐ型拡散層（ベー
ス）、７・・・ｎ＋型型数散層エミッタ）、８・・・ｎ
＋型型数散層コレクタ取出し部）、９・・・ｎ＋型型数
散層１０・・・表面酸化膜、１：１・・・ｐ＋型層（コ
レクタ）、１２・・・ｐ＋型層（エミッタ）、１３・・
・ｎ＋型型数散層ベース取出し部）、１４・・・熱酸化
膜、１５・・・ＣＶＤ・酸化膜、１６・・・酸化膜マス
ク、１７・・・酸化膜マスク、２３・・・アイソレーシ
ョッｐ型層、２４・・・べ一玄ｐ型層、２５・・・イン
ジェクタｐ＋型層、２６・・・ベースｐ型層、２７・・
・エミッタｎ＋型層、２８・・・マルチコレク゛りｎ＋
型層、２９ＩＣに− ＩＦＲ−
Claims (1)
- 【特許請求の範囲】 １、第１導電型半導体基体の上に第２導電型高濃度埋込
層を部分的に介在させてエピタキシャル成長第２導電型
低濃度半導体層が形成され、上記第２導電型半導体層は
その表面の一部と基体との間に設けられた隔離用の第１
導電型層によって他領域から電気的に隔離された半導体
領域がつくられ、この半導体領域表面には第２導電型層
をコレクタとする縦形トランジスタが形成された半導体
装置であって、上記トランジスタのベースとなる第１導
電型領域と上記隔離用の第１導電型層との間に上記高濃
度埋込層が延長された第２導電型高濃度拡散層が介在さ
れていることを特徴とする半導体装置。 ２、上記第２導電型半導体層の表面の一部に溝が掘られ
、この溝部直下と第１導電型基板との間に電気的分離の
ための第１導電型層が形成されている特許請求の範囲第
１項に記載の半導体装置。 ３、第１導電型半導体基体の上に第２導電型高濃度埋込
層を部分的に介在させてエピタキシャル成長第２導電型
低濃度半導体層が形成され、上記第２導電型半導体層は
その表面の一部と基体との間に設けられた第１導電型層
によって他領域から電気的に隔離された半導体領域がつ
くられ、この半導体領域表面に第２導電型層をベースと
する横形トランジスタが形成された半導体装置であって
、上記トランジスタのコレクタとなる第１導電型層と上
記隔離用の第１導電型層との間に上記高濃度埋込層が延
長された第２導電型高濃度層が介在されていることを特
徴とする半導体装置。 ４、上記第２導電型層の表面の一部に溝が掘られ、この
溝部直下と第１導電型基板との間に電気的分離のための
第１導電型層が形成されている特許請求の範囲第３項に
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27092684A JPS61150231A (ja) | 1984-12-24 | 1984-12-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27092684A JPS61150231A (ja) | 1984-12-24 | 1984-12-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61150231A true JPS61150231A (ja) | 1986-07-08 |
Family
ID=17492914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27092684A Pending JPS61150231A (ja) | 1984-12-24 | 1984-12-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61150231A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6927452B2 (en) | 2002-03-05 | 2005-08-09 | Samsung Electronics, Co., Ltd. | Semiconductor device having dual isolation structure and method of fabricating the same |
-
1984
- 1984-12-24 JP JP27092684A patent/JPS61150231A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6927452B2 (en) | 2002-03-05 | 2005-08-09 | Samsung Electronics, Co., Ltd. | Semiconductor device having dual isolation structure and method of fabricating the same |
| DE10309997B4 (de) * | 2002-03-05 | 2006-02-09 | Samsung Electronics Co., Ltd., Suwon | Halbleiterbauelement mit Isolationsschichtstruktur und Herstellungsverfahren hierfür |
| US7297604B2 (en) | 2002-03-05 | 2007-11-20 | Samsung Electronics Co., Ltd. | Semiconductor device having dual isolation structure and method of fabricating the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5034338A (en) | Circuit containing integrated bipolar and complementary MOS transistors on a common substrate | |
| US4980305A (en) | Method of manufacturing bipolar transistor | |
| JPH0420265B2 (ja) | ||
| JP2503733B2 (ja) | 半導体装置の製造方法 | |
| EP0233202A1 (en) | MANUFACTURE OF A SEMICONDUCTOR DEVICE WITH BURIAL OXIDE. | |
| JPS61150231A (ja) | 半導体装置 | |
| JPS61245573A (ja) | 半導体装置 | |
| JPH10335630A (ja) | 半導体装置及びその製造方法 | |
| JP2505159B2 (ja) | 半導体装置の製造方法 | |
| JPH0521442A (ja) | 半導体装置 | |
| JPS627704B2 (ja) | ||
| JPH07235602A (ja) | Ｉｉｌ回路を有する半導体装置およびその製造方法 | |
| KR900008818B1 (ko) | 쌍극성 집적회로소자 제조방법 | |
| JP3068510B2 (ja) | 半導体装置 | |
| GB1224802A (en) | Semiconductor device and a method of manufacturing the same | |
| JP3128818B2 (ja) | 半導体集積回路 | |
| JP2888652B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| JPS63136660A (ja) | 半導体装置とその製造法 | |
| JPH0574792A (ja) | 半導体集積回路装置及びその製造方法 | |
| JPS61207066A (ja) | バイポ−ラトランジスタ | |
| JPS60109274A (ja) | 半導体集積回路装置とその製造法 | |
| JP2001257212A (ja) | 半導体装置およびその製造方法 | |
| JPH0322440A (ja) | 半導体装置の製造方法 | |
| JPH0294527A (ja) | 半導体装置 | |
| JPS58212171A (ja) | 半導体装置 |