JPS61150198A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPS61150198A JPS61150198A JP59278408A JP27840884A JPS61150198A JP S61150198 A JPS61150198 A JP S61150198A JP 59278408 A JP59278408 A JP 59278408A JP 27840884 A JP27840884 A JP 27840884A JP S61150198 A JPS61150198 A JP S61150198A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の技術分野]
この発明は不揮発性メモリセルを用いた不揮発性半導体
記憶装置に関する。
記憶装置に関する。
[発明の技術的前II]
最近、浮遊ゲート構造を有し、電気的に記憶情報を消去
したり書込んだりできる不揮発性半導体記憶装置が、従
来の浮遊ゲート構造を持つ紫外線消去型のものに代わり
、普及し出している。このような記憶装置(以下、メモ
リと称する)に用いられるメモリセルは、薄い酸化膜、
例えば100ないし200大程度の厚みのシリコン酸化
膜を通してファウラー・ノルドハイムのトンネル効果で
浮遊ゲートに電子を注入したり、放出したりする。よっ
て、このとき電流はほとんど消費されないので、メモリ
内部に電圧昇圧回路を設け、この回路からの昇圧電圧に
より上記のようにして情報を書き込んだり、消去を行な
ったりしている。このため、メモリ外部からは例えば5
Vの電源電圧をのみを与えればよいので1、メモリの使
用者にとっては非常に使い易いものとなっている。
したり書込んだりできる不揮発性半導体記憶装置が、従
来の浮遊ゲート構造を持つ紫外線消去型のものに代わり
、普及し出している。このような記憶装置(以下、メモ
リと称する)に用いられるメモリセルは、薄い酸化膜、
例えば100ないし200大程度の厚みのシリコン酸化
膜を通してファウラー・ノルドハイムのトンネル効果で
浮遊ゲートに電子を注入したり、放出したりする。よっ
て、このとき電流はほとんど消費されないので、メモリ
内部に電圧昇圧回路を設け、この回路からの昇圧電圧に
より上記のようにして情報を書き込んだり、消去を行な
ったりしている。このため、メモリ外部からは例えば5
Vの電源電圧をのみを与えればよいので1、メモリの使
用者にとっては非常に使い易いものとなっている。
このような用途に用いられるメモリセルの構造を第3図
(a)ないしくd)に示す。なお、第3図(a)はこの
メモリセルのパターン平面図であり、第3図(b)は同
図(a)のA−A’ に沿った断面図、第3図(c)は
同図(a)のB−8’に沿った断面図、第3図(d)は
同図(a)のC−C′に沿った断面図 −゛ である。
(a)ないしくd)に示す。なお、第3図(a)はこの
メモリセルのパターン平面図であり、第3図(b)は同
図(a)のA−A’ に沿った断面図、第3図(c)は
同図(a)のB−8’に沿った断面図、第3図(d)は
同図(a)のC−C′に沿った断面図 −゛ である。
第3図において 101はソース領域、1o2はドレイ
ン領域、103は例えば多結晶シリコン等から構成され
、電気的に浮遊状態にされている浮遊ゲート電極、10
4は例えば多結晶シリコン等から構成されている制御ゲ
ート電極である。上記浮遊ゲート電1i103と半導体
基板105との間および浮遊ゲート電極103と制御ゲ
ート電ti 104との間にはそれぞれ比較的厚い例え
ばシリコン酸化膜等の絶縁膜106が介在しており、浮
遊ゲート電極103の一部と上記ドレイン領域102の
一部との間には、比較的薄い例えばシリコン酸化膜等の
絶縁膜 107が介在している。
ン領域、103は例えば多結晶シリコン等から構成され
、電気的に浮遊状態にされている浮遊ゲート電極、10
4は例えば多結晶シリコン等から構成されている制御ゲ
ート電極である。上記浮遊ゲート電1i103と半導体
基板105との間および浮遊ゲート電極103と制御ゲ
ート電ti 104との間にはそれぞれ比較的厚い例え
ばシリコン酸化膜等の絶縁膜106が介在しており、浮
遊ゲート電極103の一部と上記ドレイン領域102の
一部との間には、比較的薄い例えばシリコン酸化膜等の
絶縁膜 107が介在している。
このような構成のメモリセルでは、制御ゲート電極10
4に高電圧を印加して浮遊ゲート電極103との容量結
合により浮遊ゲート電極103の電位を上昇させ、第3
図(d)に示される薄い絶縁膜101の箇所で電子を浮
遊ゲート電極103に注入する。
4に高電圧を印加して浮遊ゲート電極103との容量結
合により浮遊ゲート電極103の電位を上昇させ、第3
図(d)に示される薄い絶縁膜101の箇所で電子を浮
遊ゲート電極103に注入する。
他方、電子を放出するときは、制御ゲート電極104を
OVにして、ドレイン領域102に高電圧を印加するこ
とにより薄い絶縁II!107の箇所を介して浮遊ゲー
ト電極103からドレイン領域102に電子を放出する
。
OVにして、ドレイン領域102に高電圧を印加するこ
とにより薄い絶縁II!107の箇所を介して浮遊ゲー
ト電極103からドレイン領域102に電子を放出する
。
浮遊ゲート電極1(13に電子が注入されているときは
メモリセルのしきい値電圧が等価的に高くなっているた
め、制御ゲート電極104に高電圧を印加してもオンせ
ず、電子が放出されているときはオンとなり、これによ
り″0″レベル、1”レベルの情報を記憶する。
メモリセルのしきい値電圧が等価的に高くなっているた
め、制御ゲート電極104に高電圧を印加してもオンせ
ず、電子が放出されているときはオンとなり、これによ
り″0″レベル、1”レベルの情報を記憶する。
ところで、メモリは上記のようなメモリセルを行および
列方向にマトリックス状に配列して構成されており、こ
のうち選択されたもののみに情報を書込む必要性から、
選択的にfsIIIIゲート電極および浮遊ゲート電極
に高電圧を印加する必要がある。しかるに、メモリ内部
に電圧昇圧回路を設けたものではNIII電圧、例えば
5■の電圧から高電圧、例えば20Vの電圧を昇圧しな
ければならない。
列方向にマトリックス状に配列して構成されており、こ
のうち選択されたもののみに情報を書込む必要性から、
選択的にfsIIIIゲート電極および浮遊ゲート電極
に高電圧を印加する必要がある。しかるに、メモリ内部
に電圧昇圧回路を設けたものではNIII電圧、例えば
5■の電圧から高電圧、例えば20Vの電圧を昇圧しな
ければならない。
このような電圧昇圧回路の一例を第4図に、その動作を
制御するパルス信号φ1.φ2のタイミングチャートを
第5図にそれぞれ示す。この電圧昇圧回路はダイオード
として作用する複数のエンハンスメント型のMOSトラ
ンジスタ 201と複数のコンデンサ202とで構成さ
れている周知のものであり、パルス信号φ1.φ2を供
給することにより例えば5vの電源電圧Vcを昇圧して
例えば20■の高電圧VHを出力する。この電圧昇圧回
路で昇圧される20Vの高電圧VHの電流供給能力は非
常に小さい。このため、上記のようにメモリセルに対し
てこの電圧を選択的に印加する場合には、非選択のメモ
リセル、すなわち制御ゲート電極が“OQレベルものに
対しては上記電圧昇圧回路からの電流流出をなくし、ま
た選択されたものに対しては昇圧電圧を印加する必要が
ある。このため、このような書込み回路の構成は複雑に
なり、素子数も多くなっている。従来のメモリではこの
ような書込み回路を各行線毎あるいは各列線毎に設けて
いるため、全体の素子数が多くなり、集積回路化する場
合のチップサイズが大きくなってしまうという欠点があ
る。
制御するパルス信号φ1.φ2のタイミングチャートを
第5図にそれぞれ示す。この電圧昇圧回路はダイオード
として作用する複数のエンハンスメント型のMOSトラ
ンジスタ 201と複数のコンデンサ202とで構成さ
れている周知のものであり、パルス信号φ1.φ2を供
給することにより例えば5vの電源電圧Vcを昇圧して
例えば20■の高電圧VHを出力する。この電圧昇圧回
路で昇圧される20Vの高電圧VHの電流供給能力は非
常に小さい。このため、上記のようにメモリセルに対し
てこの電圧を選択的に印加する場合には、非選択のメモ
リセル、すなわち制御ゲート電極が“OQレベルものに
対しては上記電圧昇圧回路からの電流流出をなくし、ま
た選択されたものに対しては昇圧電圧を印加する必要が
ある。このため、このような書込み回路の構成は複雑に
なり、素子数も多くなっている。従来のメモリではこの
ような書込み回路を各行線毎あるいは各列線毎に設けて
いるため、全体の素子数が多くなり、集積回路化する場
合のチップサイズが大きくなってしまうという欠点があ
る。
第6図は上記のようなメモリセルを用いた従来のEPR
OMの回路図である。図において、R1ないしRmは行
線、Dlないし[)nは列線であり、これら行線R1な
いしRmと列線D1ないしOnとの各交点には前記第3
図のような構造のメモリセルTM11ないしTMIln
が設けられ、これらメモリセルTMIIないしTMn+
nの制御ゲートは対応する行線R1ないしRmに、ドレ
インは対応する死線Dlないし[)nにそれぞれ接続さ
れ、すべてのメモリセルT M 11ないしTMa+n
のソースはアース電位点に接続されている。そして上記
メモリセルTM11ないしTMmnはメモリセルアレイ
1oを構成している。
OMの回路図である。図において、R1ないしRmは行
線、Dlないし[)nは列線であり、これら行線R1な
いしRmと列線D1ないしOnとの各交点には前記第3
図のような構造のメモリセルTM11ないしTMIln
が設けられ、これらメモリセルTMIIないしTMn+
nの制御ゲートは対応する行線R1ないしRmに、ドレ
インは対応する死線Dlないし[)nにそれぞれ接続さ
れ、すべてのメモリセルT M 11ないしTMa+n
のソースはアース電位点に接続されている。そして上記
メモリセルTM11ないしTMmnはメモリセルアレイ
1oを構成している。
上記行線R1ないしRmは、情報読出り、’/I込み制
御信号R/Wをゲート入力とするデプレッション形(以
下、D形と称する)のトランジスタTR1ないしTRm
それぞれを介して行デコーダ2゜に接続されている。こ
の行デコーダ20は行アドレス信号に応じて一つの行線
を選択し、選択した行線に対応する出力端から高レベル
の信号を出力する。
御信号R/Wをゲート入力とするデプレッション形(以
下、D形と称する)のトランジスタTR1ないしTRm
それぞれを介して行デコーダ2゜に接続されている。こ
の行デコーダ20は行アドレス信号に応じて一つの行線
を選択し、選択した行線に対応する出力端から高レベル
の信号を出力する。
上記列線D1ないしOnは死線選択回路30内のエンハ
ンスメント形(以下、E形と称する)の列線選択用Mo
SトランジスタTD1ないしTDnを介して信号検出ノ
ードN1に接続されている。
ンスメント形(以下、E形と称する)の列線選択用Mo
SトランジスタTD1ないしTDnを介して信号検出ノ
ードN1に接続されている。
そしてこのノードN1の信号はセンスアンプ40により
検出され、この検出信号はさらに出力回路50を介して
メモリ外部に出力される。
検出され、この検出信号はさらに出力回路50を介して
メモリ外部に出力される。
上記列線選択用MoSトランジスタTD1ないしTDn
のゲートには列選択線C1ないしCnが接続され、これ
ら列選択線C1ないしcnは上記信号R/Wをゲート入
力とするD形のMOSトランジスタTC1ないしTCn
を介して列デコーダ60に接続されている。この列デコ
ーダ60は列アドレス信号に応じて一つの列選択線Cを
選択し、選択した列選択線に対応する出力端から高レベ
ルの信号を出力する。
のゲートには列選択線C1ないしCnが接続され、これ
ら列選択線C1ないしcnは上記信号R/Wをゲート入
力とするD形のMOSトランジスタTC1ないしTCn
を介して列デコーダ60に接続されている。この列デコ
ーダ60は列アドレス信号に応じて一つの列選択線Cを
選択し、選択した列選択線に対応する出力端から高レベ
ルの信号を出力する。
書込み用回路70は上記メモリセルTMに情報を書込む
際に、行線Rおよび列選択線Cに対して前記第4図の電
圧昇圧回路で得られる情報書込み用の高電圧V)Iを選
択的に供給するためのものであり、列選択線C1ないし
Cnおよび行線R1ないしRmそれぞれに対応して合計
で(n+m)個の昇圧電圧分配回路711ないし71ル
および721ないし121が設けられている。これら各
昇圧電圧分配回路71.72は、行線R1に接続されて
いる昇圧電圧分配回路721で例示するように、4個の
D型のMOSトランジスタTWIないしTW4および1
個のE型のMOSトランジスタTW5とで構成されてい
る。上記トランジスタTW1とTW2それぞれの一端は
上記電圧VHが供給される電源端子13および通常の例
えば5vの電源電圧Vcが供給される電源端子74に接
続され、それぞれの他端は共通に接続され、この共通接
続点75と行mRiとの間にはトランジスタTW3が接
続されている。
際に、行線Rおよび列選択線Cに対して前記第4図の電
圧昇圧回路で得られる情報書込み用の高電圧V)Iを選
択的に供給するためのものであり、列選択線C1ないし
Cnおよび行線R1ないしRmそれぞれに対応して合計
で(n+m)個の昇圧電圧分配回路711ないし71ル
および721ないし121が設けられている。これら各
昇圧電圧分配回路71.72は、行線R1に接続されて
いる昇圧電圧分配回路721で例示するように、4個の
D型のMOSトランジスタTWIないしTW4および1
個のE型のMOSトランジスタTW5とで構成されてい
る。上記トランジスタTW1とTW2それぞれの一端は
上記電圧VHが供給される電源端子13および通常の例
えば5vの電源電圧Vcが供給される電源端子74に接
続され、それぞれの他端は共通に接続され、この共通接
続点75と行mRiとの間にはトランジスタTW3が接
続されている。
そして上記両トランジスタTW1.TW3のゲートは共
に上記行線R1に接続されている。また、Vcが供給さ
れる電源端子76とアース電位点との間には上記トラン
ジスタTW4.TW5が直列に挿入され、その直列接続
点77には上記トランジスタTW2およびTW4のゲー
トが接続されている。
に上記行線R1に接続されている。また、Vcが供給さ
れる電源端子76とアース電位点との間には上記トラン
ジスタTW4.TW5が直列に挿入され、その直列接続
点77には上記トランジスタTW2およびTW4のゲー
トが接続されている。
なお、トランジスタTW5のゲートは上記行線R1に接
続されている。
続されている。
上記信号検出ノードN1と、上記電圧VHが供給される
電源端子78との間にはE形のMOSトランジスタT1
が接続され、このトランジスタT1のゲートには書込み
情報入力制御回路80の出力ノードN2の信号が供給さ
れる。
電源端子78との間にはE形のMOSトランジスタT1
が接続され、このトランジスタT1のゲートには書込み
情報入力制御回路80の出力ノードN2の信号が供給さ
れる。
上記書込み情報入力制御回路80は、入力情報Dinを
受けこの入力情報Dinに応じた内部情報dinを発生
する内部情報発生回路81と、電圧Vcが供給される電
源端子82とアース電位点との間に直列に挿入されるD
型のMOSトランジスタT2およびEl’のMOSトラ
ンジスタT3.T4からなるナントゲート回路83と、
D型のトランジスタTW11ないしTW13およびE型
のトランジスタTW14からなり、上記ナントゲート回
路83の出力ノードN3の信号に応じて電圧VHを出力
制御する電圧出力制御回路84とで構成されている。そ
して上記ナントゲート回路83において、トランジスタ
T2のゲートはその出力ノードN3に接続され、トラン
ジスタT3のゲートには上記内部情報dinが供給され
、トランジスタT4のゲートには情報の書込み時には1
′”レベルにされ、読出し時には0′”レベルにされる
信号fJ/Wが供給される。
受けこの入力情報Dinに応じた内部情報dinを発生
する内部情報発生回路81と、電圧Vcが供給される電
源端子82とアース電位点との間に直列に挿入されるD
型のMOSトランジスタT2およびEl’のMOSトラ
ンジスタT3.T4からなるナントゲート回路83と、
D型のトランジスタTW11ないしTW13およびE型
のトランジスタTW14からなり、上記ナントゲート回
路83の出力ノードN3の信号に応じて電圧VHを出力
制御する電圧出力制御回路84とで構成されている。そ
して上記ナントゲート回路83において、トランジスタ
T2のゲートはその出力ノードN3に接続され、トラン
ジスタT3のゲートには上記内部情報dinが供給され
、トランジスタT4のゲートには情報の書込み時には1
′”レベルにされ、読出し時には0′”レベルにされる
信号fJ/Wが供給される。
上記のような構成でなる従来のEPROMにおいて、情
報の読出し時には信号R/Wが高レベル(“1′ルベル
)に、信号17/Wが低レベル(” O”レベル)に、
N源端子13等における電圧VHが5vにそれぞれされ
る。信号R/Wが高レベルにされると、トランジスタT
CIないしTCn、TR1ないしTRmがオンする。ま
た信@に/Wが低レベルにされるとトランジスタT4が
オフし、ナントゲート回路83の出力ノードN3の信号
が高レベルにされる。これにより、出力制御回路84の
出力ノードN2の信号は低レベルにされ、トランジスタ
T1はオフする。
報の読出し時には信号R/Wが高レベル(“1′ルベル
)に、信号17/Wが低レベル(” O”レベル)に、
N源端子13等における電圧VHが5vにそれぞれされ
る。信号R/Wが高レベルにされると、トランジスタT
CIないしTCn、TR1ないしTRmがオンする。ま
た信@に/Wが低レベルにされるとトランジスタT4が
オフし、ナントゲート回路83の出力ノードN3の信号
が高レベルにされる。これにより、出力制御回路84の
出力ノードN2の信号は低レベルにされ、トランジスタ
T1はオフする。
このとき、行線R1ないしRmおよび列選択線C1ない
しCnのうち、行デコーダ20あるいは列デコーダ60
により選択されたもののみが高レベルにされて、この交
点に位置するメモリセルアレイ10内のメモリセルTM
が選択される。この選択されたメモリセルTMのしきい
値電圧が低い状態にあれば、このメモリセルはオンして
ドレイン、ソース間に電流が流れ、信号検出ノードN1
は低レベルにされる。他方、この選択されたメモリセル
TMに予め情報の書込みが行われ、しきい値電圧が高い
状態にされていれば、このメモリセルはオフとなり、信
号検出ノードN1はセンスアンプ40内の負荷により高
レベルにされる。従って、このときのノードN1の信号
がセンスアンプ40および出力回路50を介してメモリ
外部に出力される。
しCnのうち、行デコーダ20あるいは列デコーダ60
により選択されたもののみが高レベルにされて、この交
点に位置するメモリセルアレイ10内のメモリセルTM
が選択される。この選択されたメモリセルTMのしきい
値電圧が低い状態にあれば、このメモリセルはオンして
ドレイン、ソース間に電流が流れ、信号検出ノードN1
は低レベルにされる。他方、この選択されたメモリセル
TMに予め情報の書込みが行われ、しきい値電圧が高い
状態にされていれば、このメモリセルはオフとなり、信
号検出ノードN1はセンスアンプ40内の負荷により高
レベルにされる。従って、このときのノードN1の信号
がセンスアンプ40および出力回路50を介してメモリ
外部に出力される。
情報の書込み時には、信号R/wが低レベルに、信@π
/Wが高レベルに、VHが+20Vにそれぞれされる。
/Wが高レベルに、VHが+20Vにそれぞれされる。
このとき、例えば行1!R1と列選択線C1とが選択さ
れたとすると、トランジスタTR1、TClを介して“
1”レベルの電圧が行線R1、列選択線C1それぞれに
印加される。すると上記行線R1、列選択線C1に接続
されている書込み回路70内の昇圧電圧分配回路711
、721から高電圧V)Iが出力され、上記行1i1
R1,列選択線C1はそれぞれ20Vまで充電される。
れたとすると、トランジスタTR1、TClを介して“
1”レベルの電圧が行線R1、列選択線C1それぞれに
印加される。すると上記行線R1、列選択線C1に接続
されている書込み回路70内の昇圧電圧分配回路711
、721から高電圧V)Iが出力され、上記行1i1
R1,列選択線C1はそれぞれ20Vまで充電される。
このとき他の行線Rと列選択線Cは、行デコーダ20お
よび列デコーダ60の対応する出力信号が低レベルとな
り、昇圧電圧分配回路71.12から高電圧VHが出力
されない。また、このとき、入力情報Qinが低レベル
にされていれば内部情報dinも低レベルにされ、ノー
ドN3には電源端子82に供給されている電圧Vcが出
力される。このため、電圧出力制御回路84の出力ノー
ドN2の電圧はVHにされ、トランジスタT1がオンす
る。すると上記選択された列選択線C1で制御されるト
ランジスタTD1がオンし、列線D1が高電圧に充電さ
れる。従って、行線R1と列線D1とにより選択される
メモリセルTM11の制御ゲートには高電圧が印加され
、ドレインにも高電圧が印加されるので、このとき、上
記メモリセルTMIIには前記のようなファウラー・ノ
ルドハイムのトンネル効果による電子の注入で情報が書
込まれる。もしも、入力情報Dinが高レベルならばト
ランジスタT1がカットオフするので、上記メモリセル
TM11のドレインには高電圧が印加されず、情報の書
込みは行われない。
よび列デコーダ60の対応する出力信号が低レベルとな
り、昇圧電圧分配回路71.12から高電圧VHが出力
されない。また、このとき、入力情報Qinが低レベル
にされていれば内部情報dinも低レベルにされ、ノー
ドN3には電源端子82に供給されている電圧Vcが出
力される。このため、電圧出力制御回路84の出力ノー
ドN2の電圧はVHにされ、トランジスタT1がオンす
る。すると上記選択された列選択線C1で制御されるト
ランジスタTD1がオンし、列線D1が高電圧に充電さ
れる。従って、行線R1と列線D1とにより選択される
メモリセルTM11の制御ゲートには高電圧が印加され
、ドレインにも高電圧が印加されるので、このとき、上
記メモリセルTMIIには前記のようなファウラー・ノ
ルドハイムのトンネル効果による電子の注入で情報が書
込まれる。もしも、入力情報Dinが高レベルならばト
ランジスタT1がカットオフするので、上記メモリセル
TM11のドレインには高電圧が印加されず、情報の書
込みは行われない。
また、一度情報の書込みが行われたメモリセルでは消去
が行われない限り情報は記憶され続けるので、情報の記
憶状態は不揮発性となる。
が行われない限り情報は記憶され続けるので、情報の記
憶状態は不揮発性となる。
[背景技術の問題点]
従来のEPROMでは書込み回路70として、各行線お
よび列線に対応してそれぞれ回路昇圧電圧分配回路71
もしくは72を設ける必要がある。このため、全体の素
子数が多くなり、集積回路化する場合のチップサイズが
大形化するという欠点がある。
よび列線に対応してそれぞれ回路昇圧電圧分配回路71
もしくは72を設ける必要がある。このため、全体の素
子数が多くなり、集積回路化する場合のチップサイズが
大形化するという欠点がある。
[発明の目的]
この発明は上記のような事情を考慮してなされたもので
ありその目的は、集積回路化する場合のチップサイズを
従来よりも小形にすることができる不揮発性半導体記憶
装置を提供することにある。
ありその目的は、集積回路化する場合のチップサイズを
従来よりも小形にすることができる不揮発性半導体記憶
装置を提供することにある。
〔発明の概M]
上記のような目的を達成するためこの発明の不揮発性半
導体記憶装置にあっては、複数の行線および列線を互い
に交差するように設け、電荷を保持する手段がゲート絶
縁膜内に設けられた不揮発性メモリセルを上記複数の行
線および列線の各交点に配置してメモリセルアレイを構
成し、上記複数の各列線を複数の列選択線で選択し、上
記行線および列選択線のいずれか一方もしくは両方を第
1のデコーダで選択し、上記複数の各メモリセルに情報
を書込む際に使用される書込み用高電圧を発生する複数
の書込み用高電圧発生回路を設け、複数の選択素子の各
一端を上記複数の書込み用高電圧発生回路のうち対応す
るものに共通に接続し、他端を上記行線および列選択線
のうち対応するものに接続し、上記第1のデコーダに供
給されるアドレス信号の一部信号を第2のデコーダに供
給してこの第2のデコーダの出力信号に基づいて上記複
数の選択用素子を選択的に動作させるようにしている。
導体記憶装置にあっては、複数の行線および列線を互い
に交差するように設け、電荷を保持する手段がゲート絶
縁膜内に設けられた不揮発性メモリセルを上記複数の行
線および列線の各交点に配置してメモリセルアレイを構
成し、上記複数の各列線を複数の列選択線で選択し、上
記行線および列選択線のいずれか一方もしくは両方を第
1のデコーダで選択し、上記複数の各メモリセルに情報
を書込む際に使用される書込み用高電圧を発生する複数
の書込み用高電圧発生回路を設け、複数の選択素子の各
一端を上記複数の書込み用高電圧発生回路のうち対応す
るものに共通に接続し、他端を上記行線および列選択線
のうち対応するものに接続し、上記第1のデコーダに供
給されるアドレス信号の一部信号を第2のデコーダに供
給してこの第2のデコーダの出力信号に基づいて上記複
数の選択用素子を選択的に動作させるようにしている。
このような構成によれば書込み用高電圧発生回路の数を
従来よりも少なくすることができ、これによりチップサ
イズを従来よりも小形にすることができる。
従来よりも少なくすることができ、これによりチップサ
イズを従来よりも小形にすることができる。
[発明の実施例コ
以下、図面を参照してこの発明の一実施例を説明する。
第1図はこの発明の不揮発性半導体記憶装置を従来と同
様にEPROMに実施した場合の構成を示す回路図であ
る。なお、この実施例回路では前記メモリセルアレイ1
0、列線選択回路30、センスアンプ40、出力回路5
01列デコーダ60、書込み情報入力制御回路80およ
びトランジスタT1等が省略されているが、これらは第
6図の従来回路と同様に設けられているものである。
様にEPROMに実施した場合の構成を示す回路図であ
る。なお、この実施例回路では前記メモリセルアレイ1
0、列線選択回路30、センスアンプ40、出力回路5
01列デコーダ60、書込み情報入力制御回路80およ
びトランジスタT1等が省略されているが、これらは第
6図の従来回路と同様に設けられているものである。
この実施例のメモリが従来と異なっているところは、昇
圧電圧分配回路71もしくは72を列選択線Cもしくは
行線Rの数だけ設けるのではなく、複数の列選択線Cも
しくは行線R毎に昇圧電圧分配回路を1個づつ設け、か
つ、新たに4個のデコーダ901ないし904を設ける
ようにしてことである。
圧電圧分配回路71もしくは72を列選択線Cもしくは
行線Rの数だけ設けるのではなく、複数の列選択線Cも
しくは行線R毎に昇圧電圧分配回路を1個づつ設け、か
つ、新たに4個のデコーダ901ないし904を設ける
ようにしてことである。
書込み回路70内には、それぞれ従来と同様に構成され
たi個の昇圧電圧分配回路721ないし721が設けら
れている。そしてm本の行線R1ないしRmのうちR1
ないしR4は選択用のE型のMOSトランジスタTWR
11ないしTWR14それぞれを介・して上記1個の昇
圧電圧分配回路721に共通に接続され、行線R5ない
しR8は選択用のE型のMOSトランジスタTWR21
ないしTWR24それぞれを介して上記1個の昇圧電圧
分配回路722に共通に接続され、以下同様にして4本
の行線Rが4個の選択用のE型の各MOSトランジスタ
TWRそれぞれを介して1個の昇圧電圧分配回路72に
共通に接続され、行IIRm−3ないしRmは選択用の
E型のMOSトランジスタTWRi1ないしTWRi4
それぞれを介して上記1個の昇圧電圧分配回路721
に共通に接続されている。
たi個の昇圧電圧分配回路721ないし721が設けら
れている。そしてm本の行線R1ないしRmのうちR1
ないしR4は選択用のE型のMOSトランジスタTWR
11ないしTWR14それぞれを介・して上記1個の昇
圧電圧分配回路721に共通に接続され、行線R5ない
しR8は選択用のE型のMOSトランジスタTWR21
ないしTWR24それぞれを介して上記1個の昇圧電圧
分配回路722に共通に接続され、以下同様にして4本
の行線Rが4個の選択用のE型の各MOSトランジスタ
TWRそれぞれを介して1個の昇圧電圧分配回路72に
共通に接続され、行IIRm−3ないしRmは選択用の
E型のMOSトランジスタTWRi1ないしTWRi4
それぞれを介して上記1個の昇圧電圧分配回路721
に共通に接続されている。
上記トランジスタTWR11,TWR21,・・・TW
Rllのゲートにはデコーダ901から出力される信号
H1が入力されるようになっており、同様に上記トラン
ジスタTWR12,TWR22,・・・TWRi2のゲ
ートにはデコーダ902から出力される信号H2が、上
記トラ>ジス9TWR13,TWR23,・・・TWR
i3のゲートにはデコーダ903から出力される信号H
3が、上記トランジスタTWR14,TWR24,・・
・TWRi4のゲートにはデコーダ904から出力され
る信号H4がそれぞれ並列に入力されるようになってい
る。
Rllのゲートにはデコーダ901から出力される信号
H1が入力されるようになっており、同様に上記トラン
ジスタTWR12,TWR22,・・・TWRi2のゲ
ートにはデコーダ902から出力される信号H2が、上
記トラ>ジス9TWR13,TWR23,・・・TWR
i3のゲートにはデコーダ903から出力される信号H
3が、上記トランジスタTWR14,TWR24,・・
・TWRi4のゲートにはデコーダ904から出力され
る信号H4がそれぞれ並列に入力されるようになってい
る。
上記4個のデコーダ901ないし904はそれぞれ同様
の回路構成であり、この回路はデコーダ904で例示す
るように、電圧Vcが印加される電源端子91とノード
N11との間にソース、ドレイン間が挿入され、ゲート
が上記ノードN11に接続された負荷用のD形のMOS
トランジスタT11と、上記ノードN11とアース電位
との間に直列に挿入され、各ゲートに行アドレス信号R
A1.RA2.情報の読出し時には“0″レベルにされ
かつ書込み時には“1”レベルにされる信号’f2/W
がそれぞれ供給されるE形のMoSトランジスタT12
. T13゜T14からなるナントゲート回路92と、
D形のトランジスタTW11ないしTW13およびE形
のトランジスタTW14からなり前記電圧出力制御回路
84と同様に構成された電圧出力1IJf11回路93
とで構成されている。上記電圧出力制御回路93にはナ
ンドゲ−ト回路92の出力ノードであるノードN11の
信号が供給されている。
の回路構成であり、この回路はデコーダ904で例示す
るように、電圧Vcが印加される電源端子91とノード
N11との間にソース、ドレイン間が挿入され、ゲート
が上記ノードN11に接続された負荷用のD形のMOS
トランジスタT11と、上記ノードN11とアース電位
との間に直列に挿入され、各ゲートに行アドレス信号R
A1.RA2.情報の読出し時には“0″レベルにされ
かつ書込み時には“1”レベルにされる信号’f2/W
がそれぞれ供給されるE形のMoSトランジスタT12
. T13゜T14からなるナントゲート回路92と、
D形のトランジスタTW11ないしTW13およびE形
のトランジスタTW14からなり前記電圧出力制御回路
84と同様に構成された電圧出力1IJf11回路93
とで構成されている。上記電圧出力制御回路93にはナ
ンドゲ−ト回路92の出力ノードであるノードN11の
信号が供給されている。
他のデコーダ902ないし904も上記デコーダ901
と同様に構成されているが、デコーダ903には上記
アドレス信号RAI、RA2の代わりにRAl、RA2
が、デコーダ902には上記アドレス信号RA1.RA
2の代わりにRAl、RA2が、デコーダ901には上
記アドレス信号RA1゜RA2の代わりにRAl、RA
”2がそれぞれ供給されている。
と同様に構成されているが、デコーダ903には上記
アドレス信号RAI、RA2の代わりにRAl、RA2
が、デコーダ902には上記アドレス信号RA1.RA
2の代わりにRAl、RA2が、デコーダ901には上
記アドレス信号RA1゜RA2の代わりにRAl、RA
”2がそれぞれ供給されている。
なお、例えば行デコーダ20がナンド型回路で構成され
る場合は、上記行アドレス信号RA1゜RA2は行デコ
ーダ20が行線R1、R5、’・Rm−3を選択すると
きのアドレス信号と同一であり、RAl、RA2は行デ
コーダ20が行線R2、R6−1・・・Rm−2を選択
するときのアドレス信号と同一であり、RAl、RA2
は行デコーダ20が行線R3、R7、・・・Rm−1を
選択するときのアドレス信号と同一であり、RAl、R
A2は行デコーダ20が行線R4、R8、・・・Rmを
選択するときのアドレス信号と同一である。もし、行デ
コ、−ダ20がノアゲート型回路で構成される場合には
、上記入力されるアドレス信号を全て逆相にすればよい
。
る場合は、上記行アドレス信号RA1゜RA2は行デコ
ーダ20が行線R1、R5、’・Rm−3を選択すると
きのアドレス信号と同一であり、RAl、RA2は行デ
コーダ20が行線R2、R6−1・・・Rm−2を選択
するときのアドレス信号と同一であり、RAl、RA2
は行デコーダ20が行線R3、R7、・・・Rm−1を
選択するときのアドレス信号と同一であり、RAl、R
A2は行デコーダ20が行線R4、R8、・・・Rmを
選択するときのアドレス信号と同一である。もし、行デ
コ、−ダ20がノアゲート型回路で構成される場合には
、上記入力されるアドレス信号を全て逆相にすればよい
。
すなわち、行線RM、Rs、・・・Rm−3を選択する
アドレス信号はRAl、RA2となる。
アドレス信号はRAl、RA2となる。
このような構成において、情報の読出し時には信号17
/Wが“Onレベルにされているので、各デコーダ90
1ないし904内のトランジスタT14はすべてオフ状
態となり、ノードN11は“1″レベルにされる。これ
により各デコーダ901ないし904の電圧出力制御回
路93内の各トランジスタTW14がオンして信号H1
ないしH4が“0′°レベルとなる。すると選択用のト
ランジスタTWR11ないしTWR14、TWR21な
いしT W R24、・・・TWRllないしTWRi
4がすべてオフし、行線R1ないしRmは行デコーダ2
0の出力に従って選択駆動される。
/Wが“Onレベルにされているので、各デコーダ90
1ないし904内のトランジスタT14はすべてオフ状
態となり、ノードN11は“1″レベルにされる。これ
により各デコーダ901ないし904の電圧出力制御回
路93内の各トランジスタTW14がオンして信号H1
ないしH4が“0′°レベルとなる。すると選択用のト
ランジスタTWR11ないしTWR14、TWR21な
いしT W R24、・・・TWRllないしTWRi
4がすべてオフし、行線R1ないしRmは行デコーダ2
0の出力に従って選択駆動される。
情報の書込み時には信号17/Wが“1″レベルにされ
ているので、各デコーダ901ないし904内のトラン
ジスタT14はすべてオン状態となる。このとき行デコ
ーダ20の出力により例えば一本の行線R4が選択され
ているとすると、この行線R4を選択しているときに行
デコーダ20に供給されているものと同じ行アドレス信
号RA1.RA2が供給されているデコーダ904内で
トランジスタ丁12、 T13が共にオン状態にされる
。これにより、このデコーダ904内のナントゲート回
路92の出力ノードN11の信号のみが“O”レベルに
される。
ているので、各デコーダ901ないし904内のトラン
ジスタT14はすべてオン状態となる。このとき行デコ
ーダ20の出力により例えば一本の行線R4が選択され
ているとすると、この行線R4を選択しているときに行
デコーダ20に供給されているものと同じ行アドレス信
号RA1.RA2が供給されているデコーダ904内で
トランジスタ丁12、 T13が共にオン状態にされる
。これにより、このデコーダ904内のナントゲート回
路92の出力ノードN11の信号のみが“O”レベルに
される。
すると、これに続く電圧出力制御回路93内のトランジ
スタTW12がオンして、まず信号H4が″1″レベル
にされる。またトランジスタTW11のゲートはほぼO
vとなるため、このトランジスタTW11のしきい値電
圧の絶対値がVcよりも小さければこのトランジスタT
W11/はオフし、出力ノードN12にはトランジスタ
TW12. TW13を介して高電圧■)が出力される
。このとき、他のデコーダ90工ないし903ではトラ
ンジスタT12. T13のいずれか一方がカットオフ
して、ナントゲート回路92の出力ノードN11の信号
が“1″レベルにされるので、トランジスタTW14が
オンして信号H1ないしH3はすべて“0”レベルとな
る。またこのとき、デコーダ901ないし903ではト
ランジスタTW12に高電圧VHが印加されているが、
トランジスタTW11のフンダクタンスQ1をTW13
よりも十分大きくしておけば、トランジス9.TWll
とTW12の共通接続ノードN13はほぼVcの電圧に
なる。ここでトランジスタTW12のゲートはほぼOV
になっているため、D型トランジスタのしきい値電圧が
Vcよりも小さければD型トランジスタはオフし、これ
らデコーダ901ないし903では電圧出力制御回路9
3で高電圧VHからの電流流出はない。
スタTW12がオンして、まず信号H4が″1″レベル
にされる。またトランジスタTW11のゲートはほぼO
vとなるため、このトランジスタTW11のしきい値電
圧の絶対値がVcよりも小さければこのトランジスタT
W11/はオフし、出力ノードN12にはトランジスタ
TW12. TW13を介して高電圧■)が出力される
。このとき、他のデコーダ90工ないし903ではトラ
ンジスタT12. T13のいずれか一方がカットオフ
して、ナントゲート回路92の出力ノードN11の信号
が“1″レベルにされるので、トランジスタTW14が
オンして信号H1ないしH3はすべて“0”レベルとな
る。またこのとき、デコーダ901ないし903ではト
ランジスタTW12に高電圧VHが印加されているが、
トランジスタTW11のフンダクタンスQ1をTW13
よりも十分大きくしておけば、トランジス9.TWll
とTW12の共通接続ノードN13はほぼVcの電圧に
なる。ここでトランジスタTW12のゲートはほぼOV
になっているため、D型トランジスタのしきい値電圧が
Vcよりも小さければD型トランジスタはオフし、これ
らデコーダ901ないし903では電圧出力制御回路9
3で高電圧VHからの電流流出はない。
従って、上記信号H4が高電圧にされたとき、この信号
がゲートに供給されている選択用のトランジスタTWR
14,TWR24,・・・TWRi4のみがそれぞ・れ
オン状態にされる。
がゲートに供給されている選択用のトランジスタTWR
14,TWR24,・・・TWRi4のみがそれぞ・れ
オン状態にされる。
ここで行線R1ないしR4において、行線R1ないしR
3ではそれぞれに一端が接続されている選択用のトラン
ジスタTWR11ないしTWR13がオフし、昇圧電圧
分配回路721から切り離されている。そして行線R4
のみがトランジスタTWR14を介して上記昇圧電圧分
配回路72.と接続される。この昇圧電圧分配回路72
1では行線R4の1”レベルの信号により、トランジス
タTW5がオンし、これによりトランジスタTW2のゲ
ートが“0”レベルにされると同時にトランジスタTW
1がオンするので、トランジスタTW2はオフし、トラ
ンジスタTW5のゲートが接続されているノードN20
にはトランジスタTW1.TW3を介して高電圧Voが
供給される。従って、この後、行線R4は高電圧VHま
で充電される。
3ではそれぞれに一端が接続されている選択用のトラン
ジスタTWR11ないしTWR13がオフし、昇圧電圧
分配回路721から切り離されている。そして行線R4
のみがトランジスタTWR14を介して上記昇圧電圧分
配回路72.と接続される。この昇圧電圧分配回路72
1では行線R4の1”レベルの信号により、トランジス
タTW5がオンし、これによりトランジスタTW2のゲ
ートが“0”レベルにされると同時にトランジスタTW
1がオンするので、トランジスタTW2はオフし、トラ
ンジスタTW5のゲートが接続されているノードN20
にはトランジスタTW1.TW3を介して高電圧Voが
供給される。従って、この後、行線R4は高電圧VHま
で充電される。
ここで他の4組の行線、例えばR5ないしR8では、R
5ないしR7がオフ状態にされている選択用のトランジ
スタT W R21ないしT W R23により昇圧電
圧分配回路722から切り離され、行線R8のみがトラ
ンジスタT W R24を介して昇圧電圧分配回路72
2に接続される。ところがこの行線R8は行デコーダ2
0によって選択されていないので、この行線R8は“0
”レベルにされ、昇圧電圧分配回路722からこの行1
IR8には高電圧は供給されない。なお、他の各4組の
行線についても同様である。従って、昇圧電圧分配回路
722ないし72Lでの高電圧からの電流流出も生じな
い。
5ないしR7がオフ状態にされている選択用のトランジ
スタT W R21ないしT W R23により昇圧電
圧分配回路722から切り離され、行線R8のみがトラ
ンジスタT W R24を介して昇圧電圧分配回路72
2に接続される。ところがこの行線R8は行デコーダ2
0によって選択されていないので、この行線R8は“0
”レベルにされ、昇圧電圧分配回路722からこの行1
IR8には高電圧は供給されない。なお、他の各4組の
行線についても同様である。従って、昇圧電圧分配回路
722ないし72Lでの高電圧からの電流流出も生じな
い。
従って、この後、選択状態にされている図示しない列線
と、上記高電圧VHが選択的に供給された行線R4との
交点に位置するメモリセルに情報が書込まれる。
と、上記高電圧VHが選択的に供給された行線R4との
交点に位置するメモリセルに情報が書込まれる。
このように上記実施例ではそれぞれ4組の行線R1ない
しR4,R5ないしR8,・Rm−3ないしRm毎にそ
れぞれ1個の昇圧電圧分配回路を共通に設けるようにし
ているので、この昇圧電圧分配回路の数を従来の1/4
に減らすことができる。ところで、この実施例の装置で
は従来装置に対して新たにデコーダ90を4回路追加す
る必頁がある。ところが通常のEPROMでは行線Rの
数は極めて多く、これに対応して昇圧電圧分配回路の数
も極めて多い。このため、この昇圧電圧分配回路の数を
少なくすることにより、新たにデコーダ90を4回路追
加しても、全体としての素子数は従来よりも大幅に減少
する。このため、このメモリを集積回路化する場合にチ
ップサイズを従来よりも小形にすることができる。
しR4,R5ないしR8,・Rm−3ないしRm毎にそ
れぞれ1個の昇圧電圧分配回路を共通に設けるようにし
ているので、この昇圧電圧分配回路の数を従来の1/4
に減らすことができる。ところで、この実施例の装置で
は従来装置に対して新たにデコーダ90を4回路追加す
る必頁がある。ところが通常のEPROMでは行線Rの
数は極めて多く、これに対応して昇圧電圧分配回路の数
も極めて多い。このため、この昇圧電圧分配回路の数を
少なくすることにより、新たにデコーダ90を4回路追
加しても、全体としての素子数は従来よりも大幅に減少
する。このため、このメモリを集積回路化する場合にチ
ップサイズを従来よりも小形にすることができる。
なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
上記実施例では2ピツトの行アドレス信号RA1.RA
2を各デコーダ90に供給し、行線Rを4本毎にまとめ
て1組にしこれら各組の行線に対してそれぞれ共通に昇
圧電圧分配回路を設ける場合について説明したが、これ
は例えば3ピツトの行アドレス信号を用いて行線Rを8
本毎にまとめて1組にしこれら各組の行線に対してそれ
ぞれ共通に昇圧電圧力配回−を設けるようにしてもよい
。
種々の変形が可能であることはいうまでもない。例えば
上記実施例では2ピツトの行アドレス信号RA1.RA
2を各デコーダ90に供給し、行線Rを4本毎にまとめ
て1組にしこれら各組の行線に対してそれぞれ共通に昇
圧電圧分配回路を設ける場合について説明したが、これ
は例えば3ピツトの行アドレス信号を用いて行線Rを8
本毎にまとめて1組にしこれら各組の行線に対してそれ
ぞれ共通に昇圧電圧力配回−を設けるようにしてもよい
。
さらに上記実施例では、行IRが接続される昇圧電圧分
配回路を複数本の行線に対して共通に設ける場合を説明
したが、これは列選択線についても同様に実施する1こ
とができ、行線および列選択線の両方に対して実施して
もよい。
配回路を複数本の行線に対して共通に設ける場合を説明
したが、これは列選択線についても同様に実施する1こ
とができ、行線および列選択線の両方に対して実施して
もよい。
第2図はこの発明の変形例の構成を示す回路図である。
上記実施例では図示の如き昇圧電圧分配回路72を用い
ていたが、これは回路72の代わりにE型のトランジス
タ301. 302およびコンデンサ3G3からなる電
圧昇圧回路304を前記4本の行線毎に1個づつ設け、
上記コンデンサ303の各一端には高電圧Vpが供給さ
れているインバータ 305を介して発振回路400の
出力を供給するようにしてもよい。
ていたが、これは回路72の代わりにE型のトランジス
タ301. 302およびコンデンサ3G3からなる電
圧昇圧回路304を前記4本の行線毎に1個づつ設け、
上記コンデンサ303の各一端には高電圧Vpが供給さ
れているインバータ 305を介して発振回路400の
出力を供給するようにしてもよい。
このような構成において、発振回路400からの出力信
号はインバータ305によって高電圧Vpの信号φに変
換され、電圧昇圧回路304内のコンデンサ303の一
端に供給される。電圧昇圧回路304内ではコンデンサ
303の容量結合によりトランジスタ301を介して供
給された電圧Vpが昇圧され、この昇圧された電圧はト
ランジスタ 302により整流されて一つの行線Rに供
給される。
号はインバータ305によって高電圧Vpの信号φに変
換され、電圧昇圧回路304内のコンデンサ303の一
端に供給される。電圧昇圧回路304内ではコンデンサ
303の容量結合によりトランジスタ301を介して供
給された電圧Vpが昇圧され、この昇圧された電圧はト
ランジスタ 302により整流されて一つの行線Rに供
給される。
[発明の効果]
以上説明したようにこの発明によれば、集積回路化する
場合のチップサイズを従来よりも小形にすることができ
る不揮発性半導体記憶装置を提供することができる。
場合のチップサイズを従来よりも小形にすることができ
る不揮発性半導体記憶装置を提供することができる。
第1図はこの発明の一実施例の構成を示す回路図、第2
図はこの発明の変形例による構成を示す回路図、第3図
はメモリセルの構造を示す断面図、第4図は電圧昇圧回
路の一例を示す回路図、第5図は上記電圧昇任回路の動
作を制御する信号のタイミングチャート、第6図は従来
のEPROMの構成を示す回路図である。 10・・・メモリセルアレイ、20・・・行デコーダ、
30・・・列線選択回路、40・・・センスアンプ、5
0・・・出力回路、60・・・列デコーダ、70・・・
書込み用回路、72・・・昇圧電圧分配回路、80・・
・書込み情報入力制御回路、90・・・デコーダ、92
・・・ナントゲート回路、93・・・昇圧電圧分配回路
、TWR・・・選択用のMOSトランジスタ、R・・・
行線、D・・・列線、C・・・列選択線。 出願人代理人 弁理士 鈴 江 武 彦第2図 第 3 凶 (b)
図はこの発明の変形例による構成を示す回路図、第3図
はメモリセルの構造を示す断面図、第4図は電圧昇圧回
路の一例を示す回路図、第5図は上記電圧昇任回路の動
作を制御する信号のタイミングチャート、第6図は従来
のEPROMの構成を示す回路図である。 10・・・メモリセルアレイ、20・・・行デコーダ、
30・・・列線選択回路、40・・・センスアンプ、5
0・・・出力回路、60・・・列デコーダ、70・・・
書込み用回路、72・・・昇圧電圧分配回路、80・・
・書込み情報入力制御回路、90・・・デコーダ、92
・・・ナントゲート回路、93・・・昇圧電圧分配回路
、TWR・・・選択用のMOSトランジスタ、R・・・
行線、D・・・列線、C・・・列選択線。 出願人代理人 弁理士 鈴 江 武 彦第2図 第 3 凶 (b)
Claims (3)
- (1)互いに交差するように設けられたそれぞれ複数の
行線および列線と、電荷を保持する手段がゲート絶縁膜
内に設けられた不揮発性メモリセルを上記複数の行線お
よび列線の各交点に配置してなるメモリセルアレイと、
上記複数の各列線を選択する複数の列選択線と、上記行
線および列選択線のいずれか一方もしくは両方を選択す
る第1のデコーダと、上記複数の各メモリセルに情報を
書込む際に使用される書込み用高電圧を発生する複数の
書込み用高電圧発生回路と、一端が上記複数の書込み用
高電圧発生回路のうち対応するものに共通に接続され、
他端が上記行線および列選択線のうち対応するものに接
続された複数の選択素子と、上記第1のデコーダに供給
されるアドレス信号の一部信号が供給され、この信号に
基づいて上記複数の選択用素子を選択的に動作させる第
2のデコーダとを具備したことを特徴とする不揮発性半
導体記憶装置。 - (2)前記第1のデコーダが行デコーダもしくは列デコ
ーダのいずれかであり、前記複数の選択素子の他端が前
記行線および列選択線のいずれかに接続されている特許
請求の範囲第1項に記載の不揮発性半導体記憶装置。 - (3)前記書込み用高電圧発生回路は、前記行線および
列選択線のうち対応するものの信号に応じて書込み用高
電圧を出力する電圧昇圧回路で構成されている特許請求
の範囲第1項に記載の不揮発性半導体記憶装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59278408A JPS61150198A (ja) | 1984-12-25 | 1984-12-25 | 不揮発性半導体記憶装置 |
DE8585116542T DE3583669D1 (de) | 1984-12-25 | 1985-12-24 | Nichtfluechtige halbleiterspeicheranordnung. |
EP85116542A EP0187375B1 (en) | 1984-12-25 | 1985-12-24 | Nonvolatile semiconductor memory device |
US06/813,237 US4805150A (en) | 1984-12-25 | 1985-12-24 | Programmable semiconductor memory device having grouped high voltage supply circuits for writing data |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59278408A JPS61150198A (ja) | 1984-12-25 | 1984-12-25 | 不揮発性半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61150198A true JPS61150198A (ja) | 1986-07-08 |
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Cited By (4)
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Citations (1)
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-
1984
- 1984-12-25 JP JP59278408A patent/JPS61150198A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS5987697A (ja) * | 1982-11-10 | 1984-05-21 | Toshiba Corp | 不揮発性半導体記憶装置 |
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JP4714380B2 (ja) * | 2000-07-13 | 2011-06-29 | 三星電子株式会社 | 小占有面積の行デコーディング回路を有するフラッシュメモリ装置 |
JP2002056688A (ja) * | 2000-08-07 | 2002-02-22 | Samsung Electronics Co Ltd | 半導体メモリ装置 |
JP4733871B2 (ja) * | 2000-08-07 | 2011-07-27 | 三星電子株式会社 | 半導体メモリ装置 |
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JPH0346914B2 (ja) | 1991-07-17 |
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