JPS61150198A

JPS61150198A - 不揮発性半導体記憶装置

Info

Publication number: JPS61150198A
Application number: JP59278408A
Authority: JP
Inventors: Masamichi Asano; 正通浅野; Hiroshi Iwahashi; 岩橋　弘
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1984-12-25
Filing date: 1984-12-25
Publication date: 1986-07-08
Also published as: JPH0346914B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の技術分野］この発明は不揮発性メモリセルを用いた不揮発性半導体
記憶装置に関する。

［発明の技術的前ＩＩ］最近、浮遊ゲート構造を有し、電気的に記憶情報を消去
したり書込んだりできる不揮発性半導体記憶装置が、従
来の浮遊ゲート構造を持つ紫外線消去型のものに代わり
、普及し出している。このような記憶装置（以下、メモ
リと称する）に用いられるメモリセルは、薄い酸化膜、
例えば１００ないし２００大程度の厚みのシリコン酸化
膜を通してファウラー・ノルドハイムのトンネル効果で
浮遊ゲートに電子を注入したり、放出したりする。よっ
て、このとき電流はほとんど消費されないので、メモリ
内部に電圧昇圧回路を設け、この回路からの昇圧電圧に
より上記のようにして情報を書き込んだり、消去を行な
ったりしている。このため、メモリ外部からは例えば５
Ｖの電源電圧をのみを与えればよいので１、メモリの使
用者にとっては非常に使い易いものとなっている。

このような用途に用いられるメモリセルの構造を第３図
（ａ）ないしくｄ）に示す。なお、第３図（ａ）はこの
メモリセルのパターン平面図であり、第３図（ｂ）は同
図（ａ）のＡ−Ａ’　に沿った断面図、第３図（ｃ）は
同図（ａ）のＢ−８’に沿った断面図、第３図（ｄ）は
同図（ａ）のＣ−Ｃ′に沿った断面図 −゛　　　　　である。

第３図において　１０１はソース領域、１ｏ２はドレイ
ン領域、１０３は例えば多結晶シリコン等から構成され
、電気的に浮遊状態にされている浮遊ゲート電極、１０
４は例えば多結晶シリコン等から構成されている制御ゲ
ート電極である。上記浮遊ゲート電１ｉ１０３と半導体
基板１０５との間および浮遊ゲート電極１０３と制御ゲ
ート電ｔｉ　１０４との間にはそれぞれ比較的厚い例え
ばシリコン酸化膜等の絶縁膜１０６が介在しており、浮
遊ゲート電極１０３の一部と上記ドレイン領域１０２の
一部との間には、比較的薄い例えばシリコン酸化膜等の
絶縁膜　１０７が介在している。

このような構成のメモリセルでは、制御ゲート電極１０
４に高電圧を印加して浮遊ゲート電極１０３との容量結
合により浮遊ゲート電極１０３の電位を上昇させ、第３
図（ｄ）に示される薄い絶縁膜１０１の箇所で電子を浮
遊ゲート電極１０３に注入する。

他方、電子を放出するときは、制御ゲート電極１０４を
ＯＶにして、ドレイン領域１０２に高電圧を印加するこ
とにより薄い絶縁ＩＩ！１０７の箇所を介して浮遊ゲー
ト電極１０３からドレイン領域１０２に電子を放出する
。

浮遊ゲート電極１（１３に電子が注入されているときは
メモリセルのしきい値電圧が等価的に高くなっているた
め、制御ゲート電極１０４に高電圧を印加してもオンせ
ず、電子が放出されているときはオンとなり、これによ
り″０″レベル、１”レベルの情報を記憶する。

ところで、メモリは上記のようなメモリセルを行および
列方向にマトリックス状に配列して構成されており、こ
のうち選択されたもののみに情報を書込む必要性から、
選択的にｆｓＩＩＩＩゲート電極および浮遊ゲート電極
に高電圧を印加する必要がある。しかるに、メモリ内部
に電圧昇圧回路を設けたものではＮＩＩＩ電圧、例えば
５■の電圧から高電圧、例えば２０Ｖの電圧を昇圧しな
ければならない。

このような電圧昇圧回路の一例を第４図に、その動作を
制御するパルス信号φ１．φ２のタイミングチャートを
第５図にそれぞれ示す。この電圧昇圧回路はダイオード
として作用する複数のエンハンスメント型のＭＯＳトラ
ンジスタ　２０１と複数のコンデンサ２０２とで構成さ
れている周知のものであり、パルス信号φ１．φ２を供
給することにより例えば５ｖの電源電圧Ｖｃを昇圧して
例えば２０■の高電圧ＶＨを出力する。この電圧昇圧回
路で昇圧される２０Ｖの高電圧ＶＨの電流供給能力は非
常に小さい。このため、上記のようにメモリセルに対し
てこの電圧を選択的に印加する場合には、非選択のメモ
リセル、すなわち制御ゲート電極が“ＯＱレベルものに
対しては上記電圧昇圧回路からの電流流出をなくし、ま
た選択されたものに対しては昇圧電圧を印加する必要が
ある。このため、このような書込み回路の構成は複雑に
なり、素子数も多くなっている。従来のメモリではこの
ような書込み回路を各行線毎あるいは各列線毎に設けて
いるため、全体の素子数が多くなり、集積回路化する場
合のチップサイズが大きくなってしまうという欠点があ
る。

第６図は上記のようなメモリセルを用いた従来のＥＰＲ
ＯＭの回路図である。図において、Ｒ１ないしＲｍは行
線、Ｄｌないし［）ｎは列線であり、これら行線Ｒ１な
いしＲｍと列線Ｄ１ないしＯｎとの各交点には前記第３
図のような構造のメモリセルＴＭ１１ないしＴＭＩｌｎ
が設けられ、これらメモリセルＴＭＩＩないしＴＭｎ＋
ｎの制御ゲートは対応する行線Ｒ１ないしＲｍに、ドレ
インは対応する死線Ｄｌないし［）ｎにそれぞれ接続さ
れ、すべてのメモリセルＴ　Ｍ　１１ないしＴＭａ＋ｎ
のソースはアース電位点に接続されている。そして上記
メモリセルＴＭ１１ないしＴＭｍｎはメモリセルアレイ
１ｏを構成している。

上記行線Ｒ１ないしＲｍは、情報読出り、’／Ｉ込み制
御信号Ｒ／Ｗをゲート入力とするデプレッション形（以
下、Ｄ形と称する）のトランジスタＴＲ１ないしＴＲｍ
それぞれを介して行デコーダ２゜に接続されている。こ
の行デコーダ２０は行アドレス信号に応じて一つの行線
を選択し、選択した行線に対応する出力端から高レベル
の信号を出力する。

上記列線Ｄ１ないしＯｎは死線選択回路３０内のエンハ
ンスメント形（以下、Ｅ形と称する）の列線選択用Ｍｏ
ＳトランジスタＴＤ１ないしＴＤｎを介して信号検出ノ
ードＮ１に接続されている。

そしてこのノードＮ１の信号はセンスアンプ４０により
検出され、この検出信号はさらに出力回路５０を介して
メモリ外部に出力される。

上記列線選択用ＭｏＳトランジスタＴＤ１ないしＴＤｎ
のゲートには列選択線Ｃ１ないしＣｎが接続され、これ
ら列選択線Ｃ１ないしｃｎは上記信号Ｒ／Ｗをゲート入
力とするＤ形のＭＯＳトランジスタＴＣ１ないしＴＣｎ
を介して列デコーダ６０に接続されている。この列デコ
ーダ６０は列アドレス信号に応じて一つの列選択線Ｃを
選択し、選択した列選択線に対応する出力端から高レベ
ルの信号を出力する。

書込み用回路７０は上記メモリセルＴＭに情報を書込む
際に、行線Ｒおよび列選択線Ｃに対して前記第４図の電
圧昇圧回路で得られる情報書込み用の高電圧Ｖ）Ｉを選
択的に供給するためのものであり、列選択線Ｃ１ないし
Ｃｎおよび行線Ｒ１ないしＲｍそれぞれに対応して合計
で（ｎ＋ｍ）個の昇圧電圧分配回路７１１ないし７１ル
および７２１ないし１２１が設けられている。これら各
昇圧電圧分配回路７１．７２は、行線Ｒ１に接続されて
いる昇圧電圧分配回路７２１で例示するように、４個の
Ｄ型のＭＯＳトランジスタＴＷＩないしＴＷ４および１
個のＥ型のＭＯＳトランジスタＴＷ５とで構成されてい
る。上記トランジスタＴＷ１とＴＷ２それぞれの一端は
上記電圧ＶＨが供給される電源端子１３および通常の例
えば５ｖの電源電圧Ｖｃが供給される電源端子７４に接
続され、それぞれの他端は共通に接続され、この共通接
続点７５と行ｍＲｉとの間にはトランジスタＴＷ３が接
続されている。

そして上記両トランジスタＴＷ１．ＴＷ３のゲートは共
に上記行線Ｒ１に接続されている。また、Ｖｃが供給さ
れる電源端子７６とアース電位点との間には上記トラン
ジスタＴＷ４．ＴＷ５が直列に挿入され、その直列接続
点７７には上記トランジスタＴＷ２およびＴＷ４のゲー
トが接続されている。

なお、トランジスタＴＷ５のゲートは上記行線Ｒ１に接
続されている。

上記信号検出ノードＮ１と、上記電圧ＶＨが供給される
電源端子７８との間にはＥ形のＭＯＳトランジスタＴ１
が接続され、このトランジスタＴ１のゲートには書込み
情報入力制御回路８０の出力ノードＮ２の信号が供給さ
れる。

上記書込み情報入力制御回路８０は、入力情報Ｄｉｎを
受けこの入力情報Ｄｉｎに応じた内部情報ｄｉｎを発生
する内部情報発生回路８１と、電圧Ｖｃが供給される電
源端子８２とアース電位点との間に直列に挿入されるＤ
型のＭＯＳトランジスタＴ２およびＥｌ’のＭＯＳトラ
ンジスタＴ３．Ｔ４からなるナントゲート回路８３と、
Ｄ型のトランジスタＴＷ１１ないしＴＷ１３およびＥ型
のトランジスタＴＷ１４からなり、上記ナントゲート回
路８３の出力ノードＮ３の信号に応じて電圧ＶＨを出力
制御する電圧出力制御回路８４とで構成されている。そ
して上記ナントゲート回路８３において、トランジスタ
Ｔ２のゲートはその出力ノードＮ３に接続され、トラン
ジスタＴ３のゲートには上記内部情報ｄｉｎが供給され
、トランジスタＴ４のゲートには情報の書込み時には１
′”レベルにされ、読出し時には０′”レベルにされる
信号ｆＪ／Ｗが供給される。

上記のような構成でなる従来のＥＰＲＯＭにおいて、情
報の読出し時には信号Ｒ／Ｗが高レベル（“１′ルベル
）に、信号１７／Ｗが低レベル（”　Ｏ”レベル）に、
Ｎ源端子１３等における電圧ＶＨが５ｖにそれぞれされ
る。信号Ｒ／Ｗが高レベルにされると、トランジスタＴ
ＣＩないしＴＣｎ、ＴＲ１ないしＴＲｍがオンする。ま
た信＠に／Ｗが低レベルにされるとトランジスタＴ４が
オフし、ナントゲート回路８３の出力ノードＮ３の信号
が高レベルにされる。これにより、出力制御回路８４の
出力ノードＮ２の信号は低レベルにされ、トランジスタ
Ｔ１はオフする。

このとき、行線Ｒ１ないしＲｍおよび列選択線Ｃ１ない
しＣｎのうち、行デコーダ２０あるいは列デコーダ６０
により選択されたもののみが高レベルにされて、この交
点に位置するメモリセルアレイ１０内のメモリセルＴＭ
が選択される。この選択されたメモリセルＴＭのしきい
値電圧が低い状態にあれば、このメモリセルはオンして
ドレイン、ソース間に電流が流れ、信号検出ノードＮ１
は低レベルにされる。他方、この選択されたメモリセル
ＴＭに予め情報の書込みが行われ、しきい値電圧が高い
状態にされていれば、このメモリセルはオフとなり、信
号検出ノードＮ１はセンスアンプ４０内の負荷により高
レベルにされる。従って、このときのノードＮ１の信号
がセンスアンプ４０および出力回路５０を介してメモリ
外部に出力される。

情報の書込み時には、信号Ｒ／ｗが低レベルに、信＠π
／Ｗが高レベルに、ＶＨが＋２０Ｖにそれぞれされる。

このとき、例えば行１！Ｒ１と列選択線Ｃ１とが選択さ
れたとすると、トランジスタＴＲ１、ＴＣｌを介して“
１”レベルの電圧が行線Ｒ１、列選択線Ｃ１それぞれに
印加される。すると上記行線Ｒ１、列選択線Ｃ１に接続
されている書込み回路７０内の昇圧電圧分配回路７１１
　、７２１から高電圧Ｖ）Ｉが出力され、上記行１ｉ１
Ｒ１，列選択線Ｃ１はそれぞれ２０Ｖまで充電される。

このとき他の行線Ｒと列選択線Ｃは、行デコーダ２０お
よび列デコーダ６０の対応する出力信号が低レベルとな
り、昇圧電圧分配回路７１．１２から高電圧ＶＨが出力
されない。また、このとき、入力情報Ｑｉｎが低レベル
にされていれば内部情報ｄｉｎも低レベルにされ、ノー
ドＮ３には電源端子８２に供給されている電圧Ｖｃが出
力される。このため、電圧出力制御回路８４の出力ノー
ドＮ２の電圧はＶＨにされ、トランジスタＴ１がオンす
る。すると上記選択された列選択線Ｃ１で制御されるト
ランジスタＴＤ１がオンし、列線Ｄ１が高電圧に充電さ
れる。従って、行線Ｒ１と列線Ｄ１とにより選択される
メモリセルＴＭ１１の制御ゲートには高電圧が印加され
、ドレインにも高電圧が印加されるので、このとき、上
記メモリセルＴＭＩＩには前記のようなファウラー・ノ
ルドハイムのトンネル効果による電子の注入で情報が書
込まれる。もしも、入力情報Ｄｉｎが高レベルならばト
ランジスタＴ１がカットオフするので、上記メモリセル
ＴＭ１１のドレインには高電圧が印加されず、情報の書
込みは行われない。

また、一度情報の書込みが行われたメモリセルでは消去
が行われない限り情報は記憶され続けるので、情報の記
憶状態は不揮発性となる。

［背景技術の問題点］従来のＥＰＲＯＭでは書込み回路７０として、各行線お
よび列線に対応してそれぞれ回路昇圧電圧分配回路７１
もしくは７２を設ける必要がある。このため、全体の素
子数が多くなり、集積回路化する場合のチップサイズが
大形化するという欠点がある。

［発明の目的］この発明は上記のような事情を考慮してなされたもので
ありその目的は、集積回路化する場合のチップサイズを
従来よりも小形にすることができる不揮発性半導体記憶
装置を提供することにある。

〔発明の概Ｍ］上記のような目的を達成するためこの発明の不揮発性半
導体記憶装置にあっては、複数の行線および列線を互い
に交差するように設け、電荷を保持する手段がゲート絶
縁膜内に設けられた不揮発性メモリセルを上記複数の行
線および列線の各交点に配置してメモリセルアレイを構
成し、上記複数の各列線を複数の列選択線で選択し、上
記行線および列選択線のいずれか一方もしくは両方を第
１のデコーダで選択し、上記複数の各メモリセルに情報
を書込む際に使用される書込み用高電圧を発生する複数
の書込み用高電圧発生回路を設け、複数の選択素子の各
一端を上記複数の書込み用高電圧発生回路のうち対応す
るものに共通に接続し、他端を上記行線および列選択線
のうち対応するものに接続し、上記第１のデコーダに供
給されるアドレス信号の一部信号を第２のデコーダに供
給してこの第２のデコーダの出力信号に基づいて上記複
数の選択用素子を選択的に動作させるようにしている。

このような構成によれば書込み用高電圧発生回路の数を
従来よりも少なくすることができ、これによりチップサ
イズを従来よりも小形にすることができる。

［発明の実施例コ以下、図面を参照してこの発明の一実施例を説明する。

第１図はこの発明の不揮発性半導体記憶装置を従来と同
様にＥＰＲＯＭに実施した場合の構成を示す回路図であ
る。なお、この実施例回路では前記メモリセルアレイ１
０、列線選択回路３０、センスアンプ４０、出力回路５
０１列デコーダ６０、書込み情報入力制御回路８０およ
びトランジスタＴ１等が省略されているが、これらは第
６図の従来回路と同様に設けられているものである。

この実施例のメモリが従来と異なっているところは、昇
圧電圧分配回路７１もしくは７２を列選択線Ｃもしくは
行線Ｒの数だけ設けるのではなく、複数の列選択線Ｃも
しくは行線Ｒ毎に昇圧電圧分配回路を１個づつ設け、か
つ、新たに４個のデコーダ９０１ないし９０４を設ける
ようにしてことである。

書込み回路７０内には、それぞれ従来と同様に構成され
たｉ個の昇圧電圧分配回路７２１ないし７２１が設けら
れている。そしてｍ本の行線Ｒ１ないしＲｍのうちＲ１
ないしＲ４は選択用のＥ型のＭＯＳトランジスタＴＷＲ
１１ないしＴＷＲ１４それぞれを介・して上記１個の昇
圧電圧分配回路７２１に共通に接続され、行線Ｒ５ない
しＲ８は選択用のＥ型のＭＯＳトランジスタＴＷＲ２１
ないしＴＷＲ２４それぞれを介して上記１個の昇圧電圧
分配回路７２２に共通に接続され、以下同様にして４本
の行線Ｒが４個の選択用のＥ型の各ＭＯＳトランジスタ
ＴＷＲそれぞれを介して１個の昇圧電圧分配回路７２に
共通に接続され、行ＩＩＲｍ−３ないしＲｍは選択用の
Ｅ型のＭＯＳトランジスタＴＷＲｉ１ないしＴＷＲｉ４
それぞれを介して上記１個の昇圧電圧分配回路７２１　
に共通に接続されている。

上記トランジスタＴＷＲ１１，ＴＷＲ２１，・・・ＴＷ
Ｒｌｌのゲートにはデコーダ９０１から出力される信号
Ｈ１が入力されるようになっており、同様に上記トラン
ジスタＴＷＲ１２，ＴＷＲ２２，・・・ＴＷＲｉ２のゲ
ートにはデコーダ９０２から出力される信号Ｈ２が、上
記トラ＞ジス９ＴＷＲ１３，ＴＷＲ２３，・・・ＴＷＲ
ｉ３のゲートにはデコーダ９０３から出力される信号Ｈ
３が、上記トランジスタＴＷＲ１４，ＴＷＲ２４，・・
・ＴＷＲｉ４のゲートにはデコーダ９０４から出力され
る信号Ｈ４がそれぞれ並列に入力されるようになってい
る。

上記４個のデコーダ９０１ないし９０４はそれぞれ同様
の回路構成であり、この回路はデコーダ９０４で例示す
るように、電圧Ｖｃが印加される電源端子９１とノード
Ｎ１１との間にソース、ドレイン間が挿入され、ゲート
が上記ノードＮ１１に接続された負荷用のＤ形のＭＯＳ
トランジスタＴ１１と、上記ノードＮ１１とアース電位
との間に直列に挿入され、各ゲートに行アドレス信号Ｒ
Ａ１．ＲＡ２．情報の読出し時には“０″レベルにされ
かつ書込み時には“１”レベルにされる信号’ｆ２／Ｗ
がそれぞれ供給されるＥ形のＭｏＳトランジスタＴ１２
．　Ｔ１３゜Ｔ１４からなるナントゲート回路９２と、
Ｄ形のトランジスタＴＷ１１ないしＴＷ１３およびＥ形
のトランジスタＴＷ１４からなり前記電圧出力制御回路
８４と同様に構成された電圧出力１ＩＪｆ１１回路９３
とで構成されている。上記電圧出力制御回路９３にはナ
ンドゲ−ト回路９２の出力ノードであるノードＮ１１の
信号が供給されている。

他のデコーダ９０２ないし９０４も上記デコーダ９０１
　と同様に構成されているが、デコーダ９０３には上記
アドレス信号ＲＡＩ、ＲＡ２の代わりにＲＡｌ、ＲＡ２
が、デコーダ９０２には上記アドレス信号ＲＡ１．ＲＡ
２の代わりにＲＡｌ、ＲＡ２が、デコーダ９０１には上
記アドレス信号ＲＡ１゜ＲＡ２の代わりにＲＡｌ、ＲＡ
”２がそれぞれ供給されている。

なお、例えば行デコーダ２０がナンド型回路で構成され
る場合は、上記行アドレス信号ＲＡ１゜ＲＡ２は行デコ
ーダ２０が行線Ｒ１、Ｒ５、’・Ｒｍ−３を選択すると
きのアドレス信号と同一であり、ＲＡｌ、ＲＡ２は行デ
コーダ２０が行線Ｒ２、Ｒ６−１・・・Ｒｍ−２を選択
するときのアドレス信号と同一であり、ＲＡｌ、ＲＡ２
は行デコーダ２０が行線Ｒ３、Ｒ７、・・・Ｒｍ−１を
選択するときのアドレス信号と同一であり、ＲＡｌ、Ｒ
Ａ２は行デコーダ２０が行線Ｒ４、Ｒ８、・・・Ｒｍを
選択するときのアドレス信号と同一である。もし、行デ
コ、−ダ２０がノアゲート型回路で構成される場合には
、上記入力されるアドレス信号を全て逆相にすればよい
。

すなわち、行線ＲＭ、Ｒｓ、・・・Ｒｍ−３を選択する
アドレス信号はＲＡｌ、ＲＡ２となる。

このような構成において、情報の読出し時には信号１７
／Ｗが“Ｏｎレベルにされているので、各デコーダ９０
１ないし９０４内のトランジスタＴ１４はすべてオフ状
態となり、ノードＮ１１は“１″レベルにされる。これ
により各デコーダ９０１ないし９０４の電圧出力制御回
路９３内の各トランジスタＴＷ１４がオンして信号Ｈ１
ないしＨ４が“０′°レベルとなる。すると選択用のト
ランジスタＴＷＲ１１ないしＴＷＲ１４、ＴＷＲ２１な
いしＴ　Ｗ　Ｒ２４、・・・ＴＷＲｌｌないしＴＷＲｉ
４がすべてオフし、行線Ｒ１ないしＲｍは行デコーダ２
０の出力に従って選択駆動される。

情報の書込み時には信号１７／Ｗが“１″レベルにされ
ているので、各デコーダ９０１ないし９０４内のトラン
ジスタＴ１４はすべてオン状態となる。このとき行デコ
ーダ２０の出力により例えば一本の行線Ｒ４が選択され
ているとすると、この行線Ｒ４を選択しているときに行
デコーダ２０に供給されているものと同じ行アドレス信
号ＲＡ１．ＲＡ２が供給されているデコーダ９０４内で
トランジスタ丁１２、　Ｔ１３が共にオン状態にされる
。これにより、このデコーダ９０４内のナントゲート回
路９２の出力ノードＮ１１の信号のみが“Ｏ”レベルに
される。

すると、これに続く電圧出力制御回路９３内のトランジ
スタＴＷ１２がオンして、まず信号Ｈ４が″１″レベル
にされる。またトランジスタＴＷ１１のゲートはほぼＯ
ｖとなるため、このトランジスタＴＷ１１のしきい値電
圧の絶対値がＶｃよりも小さければこのトランジスタＴ
Ｗ１１／はオフし、出力ノードＮ１２にはトランジスタ
ＴＷ１２．　ＴＷ１３を介して高電圧■）が出力される
。このとき、他のデコーダ９０工ないし９０３ではトラ
ンジスタＴ１２．　Ｔ１３のいずれか一方がカットオフ
して、ナントゲート回路９２の出力ノードＮ１１の信号
が“１″レベルにされるので、トランジスタＴＷ１４が
オンして信号Ｈ１ないしＨ３はすべて“０”レベルとな
る。またこのとき、デコーダ９０１ないし９０３ではト
ランジスタＴＷ１２に高電圧ＶＨが印加されているが、
トランジスタＴＷ１１のフンダクタンスＱ１をＴＷ１３
よりも十分大きくしておけば、トランジス９．ＴＷｌｌ
とＴＷ１２の共通接続ノードＮ１３はほぼＶｃの電圧に
なる。ここでトランジスタＴＷ１２のゲートはほぼＯＶ
になっているため、Ｄ型トランジスタのしきい値電圧が
Ｖｃよりも小さければＤ型トランジスタはオフし、これ
らデコーダ９０１ないし９０３では電圧出力制御回路９
３で高電圧ＶＨからの電流流出はない。

従って、上記信号Ｈ４が高電圧にされたとき、この信号
がゲートに供給されている選択用のトランジスタＴＷＲ
１４，ＴＷＲ２４，・・・ＴＷＲｉ４のみがそれぞ・れ
オン状態にされる。

ここで行線Ｒ１ないしＲ４において、行線Ｒ１ないしＲ
３ではそれぞれに一端が接続されている選択用のトラン
ジスタＴＷＲ１１ないしＴＷＲ１３がオフし、昇圧電圧
分配回路７２１から切り離されている。そして行線Ｒ４
のみがトランジスタＴＷＲ１４を介して上記昇圧電圧分
配回路７２．と接続される。この昇圧電圧分配回路７２
１では行線Ｒ４の１”レベルの信号により、トランジス
タＴＷ５がオンし、これによりトランジスタＴＷ２のゲ
ートが“０”レベルにされると同時にトランジスタＴＷ
１がオンするので、トランジスタＴＷ２はオフし、トラ
ンジスタＴＷ５のゲートが接続されているノードＮ２０
にはトランジスタＴＷ１．ＴＷ３を介して高電圧Ｖｏが
供給される。従って、この後、行線Ｒ４は高電圧ＶＨま
で充電される。

ここで他の４組の行線、例えばＲ５ないしＲ８では、Ｒ
５ないしＲ７がオフ状態にされている選択用のトランジ
スタＴ　Ｗ　Ｒ２１ないしＴ　Ｗ　Ｒ２３により昇圧電
圧分配回路７２２から切り離され、行線Ｒ８のみがトラ
ンジスタＴ　Ｗ　Ｒ２４を介して昇圧電圧分配回路７２
２に接続される。ところがこの行線Ｒ８は行デコーダ２
０によって選択されていないので、この行線Ｒ８は“０
”レベルにされ、昇圧電圧分配回路７２２からこの行１
ＩＲ８には高電圧は供給されない。なお、他の各４組の
行線についても同様である。従って、昇圧電圧分配回路
７２２ないし７２Ｌでの高電圧からの電流流出も生じな
い。

従って、この後、選択状態にされている図示しない列線
と、上記高電圧ＶＨが選択的に供給された行線Ｒ４との
交点に位置するメモリセルに情報が書込まれる。

このように上記実施例ではそれぞれ４組の行線Ｒ１ない
しＲ４，Ｒ５ないしＲ８，・Ｒｍ−３ないしＲｍ毎にそ
れぞれ１個の昇圧電圧分配回路を共通に設けるようにし
ているので、この昇圧電圧分配回路の数を従来の１／４
に減らすことができる。ところで、この実施例の装置で
は従来装置に対して新たにデコーダ９０を４回路追加す
る必頁がある。ところが通常のＥＰＲＯＭでは行線Ｒの
数は極めて多く、これに対応して昇圧電圧分配回路の数
も極めて多い。このため、この昇圧電圧分配回路の数を
少なくすることにより、新たにデコーダ９０を４回路追
加しても、全体としての素子数は従来よりも大幅に減少
する。このため、このメモリを集積回路化する場合にチ
ップサイズを従来よりも小形にすることができる。

なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
上記実施例では２ピツトの行アドレス信号ＲＡ１．ＲＡ
２を各デコーダ９０に供給し、行線Ｒを４本毎にまとめ
て１組にしこれら各組の行線に対してそれぞれ共通に昇
圧電圧分配回路を設ける場合について説明したが、これ
は例えば３ピツトの行アドレス信号を用いて行線Ｒを８
本毎にまとめて１組にしこれら各組の行線に対してそれ
ぞれ共通に昇圧電圧力配回−を設けるようにしてもよい
。

さらに上記実施例では、行ＩＲが接続される昇圧電圧分
配回路を複数本の行線に対して共通に設ける場合を説明
したが、これは列選択線についても同様に実施する１こ
とができ、行線および列選択線の両方に対して実施して
もよい。

第２図はこの発明の変形例の構成を示す回路図である。

上記実施例では図示の如き昇圧電圧分配回路７２を用い
ていたが、これは回路７２の代わりにＥ型のトランジス
タ３０１．　３０２およびコンデンサ３Ｇ３からなる電
圧昇圧回路３０４を前記４本の行線毎に１個づつ設け、
上記コンデンサ３０３の各一端には高電圧Ｖｐが供給さ
れているインバータ　３０５を介して発振回路４００の
出力を供給するようにしてもよい。

このような構成において、発振回路４００からの出力信
号はインバータ３０５によって高電圧Ｖｐの信号φに変
換され、電圧昇圧回路３０４内のコンデンサ３０３の一
端に供給される。電圧昇圧回路３０４内ではコンデンサ
３０３の容量結合によりトランジスタ３０１を介して供
給された電圧Ｖｐが昇圧され、この昇圧された電圧はト
ランジスタ　３０２により整流されて一つの行線Ｒに供
給される。

［発明の効果］以上説明したようにこの発明によれば、集積回路化する
場合のチップサイズを従来よりも小形にすることができ
る不揮発性半導体記憶装置を提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示す回路図、第２
図はこの発明の変形例による構成を示す回路図、第３図
はメモリセルの構造を示す断面図、第４図は電圧昇圧回
路の一例を示す回路図、第５図は上記電圧昇任回路の動
作を制御する信号のタイミングチャート、第６図は従来
のＥＰＲＯＭの構成を示す回路図である。１０・・・メモリセルアレイ、２０・・・行デコーダ、
３０・・・列線選択回路、４０・・・センスアンプ、５
０・・・出力回路、６０・・・列デコーダ、７０・・・
書込み用回路、７２・・・昇圧電圧分配回路、８０・・
・書込み情報入力制御回路、９０・・・デコーダ、９２
・・・ナントゲート回路、９３・・・昇圧電圧分配回路
、ＴＷＲ・・・選択用のＭＯＳトランジスタ、Ｒ・・・
行線、Ｄ・・・列線、Ｃ・・・列選択線。出願人代理人　弁理士　鈴　江　武　彦第２図第　３　凶（ｂ）

Claims

【特許請求の範囲】

（１）互いに交差するように設けられたそれぞれ複数の
行線および列線と、電荷を保持する手段がゲート絶縁膜
内に設けられた不揮発性メモリセルを上記複数の行線お
よび列線の各交点に配置してなるメモリセルアレイと、
上記複数の各列線を選択する複数の列選択線と、上記行
線および列選択線のいずれか一方もしくは両方を選択す
る第１のデコーダと、上記複数の各メモリセルに情報を
書込む際に使用される書込み用高電圧を発生する複数の
書込み用高電圧発生回路と、一端が上記複数の書込み用
高電圧発生回路のうち対応するものに共通に接続され、
他端が上記行線および列選択線のうち対応するものに接
続された複数の選択素子と、上記第１のデコーダに供給
されるアドレス信号の一部信号が供給され、この信号に
基づいて上記複数の選択用素子を選択的に動作させる第
２のデコーダとを具備したことを特徴とする不揮発性半
導体記憶装置。
（２）前記第１のデコーダが行デコーダもしくは列デコ
ーダのいずれかであり、前記複数の選択素子の他端が前
記行線および列選択線のいずれかに接続されている特許
請求の範囲第１項に記載の不揮発性半導体記憶装置。
（３）前記書込み用高電圧発生回路は、前記行線および
列選択線のうち対応するものの信号に応じて書込み用高
電圧を出力する電圧昇圧回路で構成されている特許請求
の範囲第１項に記載の不揮発性半導体記憶装置。