JPH0346914B2 - - Google Patents
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- JPH0346914B2 JPH0346914B2 JP27840884A JP27840884A JPH0346914B2 JP H0346914 B2 JPH0346914 B2 JP H0346914B2 JP 27840884 A JP27840884 A JP 27840884A JP 27840884 A JP27840884 A JP 27840884A JP H0346914 B2 JPH0346914 B2 JP H0346914B2
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- 238000010586 diagram Methods 0.000 description 8
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- 239000003990 capacitor Substances 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
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Landscapes
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
[発明の技術分野]
この発明は不揮発性メモリセルを用いた不揮発
性半導体記憶装置に関する。
性半導体記憶装置に関する。
[発明の技術的背景]
最近、浮遊ゲート構造を有し、電気的に記憶情
報を消去したり書込んだりできる不揮発性半導体
記憶装置が、従来の浮遊ゲート構造を持つ紫外線
消去型のものに代わり、普及し出している。この
ような記憶装置(以下、メモリと称する)に用い
られるメモリセルは、薄い酸化膜、例えな100な
いし200〓程度の厚みのシリコン酸化膜を通して
フアウラー・ノルトハイムのトンネル効果で浮遊
ゲートに電子を注入したり、放出したりする。よ
つて、このとき電流はほとんど消費されないの
で、メモリ内部に電圧昇圧回路を設け、この回路
からの昇圧電圧により上記のようにして情報を書
き込んだり、消去を行なつたりしている。このた
め、メモリ外部からは例えば5Vの電源電圧をの
みを与えればよいので、メモリの使用者にとつて
は非常に使い易いものとなつている。
報を消去したり書込んだりできる不揮発性半導体
記憶装置が、従来の浮遊ゲート構造を持つ紫外線
消去型のものに代わり、普及し出している。この
ような記憶装置(以下、メモリと称する)に用い
られるメモリセルは、薄い酸化膜、例えな100な
いし200〓程度の厚みのシリコン酸化膜を通して
フアウラー・ノルトハイムのトンネル効果で浮遊
ゲートに電子を注入したり、放出したりする。よ
つて、このとき電流はほとんど消費されないの
で、メモリ内部に電圧昇圧回路を設け、この回路
からの昇圧電圧により上記のようにして情報を書
き込んだり、消去を行なつたりしている。このた
め、メモリ外部からは例えば5Vの電源電圧をの
みを与えればよいので、メモリの使用者にとつて
は非常に使い易いものとなつている。
このような用途に用いられるメモリセルの構造
を第3図aないしdに示す。なお、第3図aはこ
のメモリセルのパターン平面図であり、第3図b
は同図aのA−A′に沿つた断面図、第3図cは
同図aのB−B′に沿つた断面図、第3図dは同
図aのC−C′に沿つた断面図である。
を第3図aないしdに示す。なお、第3図aはこ
のメモリセルのパターン平面図であり、第3図b
は同図aのA−A′に沿つた断面図、第3図cは
同図aのB−B′に沿つた断面図、第3図dは同
図aのC−C′に沿つた断面図である。
第3図において101はソース領域、102は
ドレイン領域、103は例えば多結晶シリコン等
から構成され、電気的に浮遊状態にされている浮
遊ゲート電極、104は例えば多結晶シリコン等
から構成されている制御ゲート電極である。上記
浮遊ゲート電極103と半導体基板105との間
および浮遊ゲート電極103と制御ゲート電極1
04との間にはそれぞれ比較的厚い例えばシリコ
ン酸化膜等の絶縁膜106が介在しており、浮遊
ゲート電極103の一部と上記ドレイン領域10
2の一部との間には、比較的薄い例えばシリコン
酸化膜等の絶縁膜107が介在している。
ドレイン領域、103は例えば多結晶シリコン等
から構成され、電気的に浮遊状態にされている浮
遊ゲート電極、104は例えば多結晶シリコン等
から構成されている制御ゲート電極である。上記
浮遊ゲート電極103と半導体基板105との間
および浮遊ゲート電極103と制御ゲート電極1
04との間にはそれぞれ比較的厚い例えばシリコ
ン酸化膜等の絶縁膜106が介在しており、浮遊
ゲート電極103の一部と上記ドレイン領域10
2の一部との間には、比較的薄い例えばシリコン
酸化膜等の絶縁膜107が介在している。
このような構成のメモリセルでは、制御ゲート
電極104に高電圧を印加して浮遊ゲート電極1
03との容量結合により浮遊ゲート電極103の
電位を上昇させ、第3図dに示される薄い絶縁膜
107の箇所で電子を浮遊ゲート電極103に注
入する。他方、電子を放出するときは、制御ゲー
ト電極104をOVにして、ドレイン領域102
に高電圧を印加することにより薄い絶縁膜107
の箇所を介して浮遊ゲート電極103からドレイ
ン領域102に電子を放出する。
電極104に高電圧を印加して浮遊ゲート電極1
03との容量結合により浮遊ゲート電極103の
電位を上昇させ、第3図dに示される薄い絶縁膜
107の箇所で電子を浮遊ゲート電極103に注
入する。他方、電子を放出するときは、制御ゲー
ト電極104をOVにして、ドレイン領域102
に高電圧を印加することにより薄い絶縁膜107
の箇所を介して浮遊ゲート電極103からドレイ
ン領域102に電子を放出する。
浮遊ゲート電極103に電子が注入されている
ときはメモリセルのしきい値電圧が等価的に高く
なつているため、制御ゲート電極104に高電圧
を印加してもオンせず、電子が放出されていると
きはオンとなり、これにより“0”レベル、“1”
レベルの情報を記憶する。
ときはメモリセルのしきい値電圧が等価的に高く
なつているため、制御ゲート電極104に高電圧
を印加してもオンせず、電子が放出されていると
きはオンとなり、これにより“0”レベル、“1”
レベルの情報を記憶する。
ところで、メモリは上記のようなメモリセルを
行および列方向にマトリツクス状に配列して構成
されており、このうち選択されたもののみに情報
を書込む必要性から、選択的に制御ゲート電極お
よび浮遊ゲート電極に高電圧を印加する必要があ
る。しかるに、メモリ内部に電圧昇圧回路を設け
たものでは電源電圧、例えば5Vの電圧から高電
圧、例えば20Vの電圧を昇圧しなければならな
い。このような電圧昇圧回路の一例を第4図に、
その動作を制御するパルス信号φ1,φ2のタイ
ミングチヤートを第5図にそれぞれ示す。この電
圧昇圧回路はダイオードとして作用する複数のエ
ンハンスメント型のMOSトランジスタ201と
複数のコンデンサ202とで構成されている周知
のものであり、パルス信号φ1,φ2を供給する
ことにより例えば5Vの電源電圧VCを昇圧して例
えば20Vの高電圧VHを出力する。この電圧昇圧
回路で昇圧される20Vの高電圧VHの電流供給能
力は非常に小さい。このため、上記のようにメモ
リセルに対してこの電圧を選択的に印加する場合
には、非選択のメモリセル、すなわち制御ゲート
電極が“0”レベルものに対しては上記電圧昇圧
回路からの電流流出をなくし、また選択されたも
のに対しては昇圧電圧を印加する必要がある。こ
のため、このような書込み回路の構成は複雑にな
り、素子数も多くなつている。従来のメモリでは
このような書込み回路を各行線毎あるいは各列線
毎に設けているため、全体の素子数が多くなり、
集積回路化する場合のチツプサイズが大きくなつ
てしまうという欠点がある。
行および列方向にマトリツクス状に配列して構成
されており、このうち選択されたもののみに情報
を書込む必要性から、選択的に制御ゲート電極お
よび浮遊ゲート電極に高電圧を印加する必要があ
る。しかるに、メモリ内部に電圧昇圧回路を設け
たものでは電源電圧、例えば5Vの電圧から高電
圧、例えば20Vの電圧を昇圧しなければならな
い。このような電圧昇圧回路の一例を第4図に、
その動作を制御するパルス信号φ1,φ2のタイ
ミングチヤートを第5図にそれぞれ示す。この電
圧昇圧回路はダイオードとして作用する複数のエ
ンハンスメント型のMOSトランジスタ201と
複数のコンデンサ202とで構成されている周知
のものであり、パルス信号φ1,φ2を供給する
ことにより例えば5Vの電源電圧VCを昇圧して例
えば20Vの高電圧VHを出力する。この電圧昇圧
回路で昇圧される20Vの高電圧VHの電流供給能
力は非常に小さい。このため、上記のようにメモ
リセルに対してこの電圧を選択的に印加する場合
には、非選択のメモリセル、すなわち制御ゲート
電極が“0”レベルものに対しては上記電圧昇圧
回路からの電流流出をなくし、また選択されたも
のに対しては昇圧電圧を印加する必要がある。こ
のため、このような書込み回路の構成は複雑にな
り、素子数も多くなつている。従来のメモリでは
このような書込み回路を各行線毎あるいは各列線
毎に設けているため、全体の素子数が多くなり、
集積回路化する場合のチツプサイズが大きくなつ
てしまうという欠点がある。
第6図は上記のようなメモリセルを用いた従来
のEPROMの回路図である。図において、R1な
いしRmは行線、D1ないしDnは列線であり、こ
れら行線R1ないしRmと列線D1ないしDnとの
各交点には前記第3図のような構造のメモリセル
TM11ないしTMmnが設けられ、これらメモ
リセルTM11ないしTMmnの制御ゲートは対
応する行線R1ないしRmに、ドレインは対応す
る列線D1ないしDnにそれぞれ接続され、すべ
てのメモリセルTM11ないしTMmnのソース
はアース電位点に接続されている。そして上記メ
モリセルTM11ないしTMmnはメモリセルア
レイ10を構成している。
のEPROMの回路図である。図において、R1な
いしRmは行線、D1ないしDnは列線であり、こ
れら行線R1ないしRmと列線D1ないしDnとの
各交点には前記第3図のような構造のメモリセル
TM11ないしTMmnが設けられ、これらメモ
リセルTM11ないしTMmnの制御ゲートは対
応する行線R1ないしRmに、ドレインは対応す
る列線D1ないしDnにそれぞれ接続され、すべ
てのメモリセルTM11ないしTMmnのソース
はアース電位点に接続されている。そして上記メ
モリセルTM11ないしTMmnはメモリセルア
レイ10を構成している。
上記行線R1ないしRmは、情報読出し/書込
み制御信号R/をゲート入力とするデプレツシ
ヨン形(以下、D形と称する)のトランジスタ
TR1ないしTRmそれぞれを介して行デコーダ
20に接続されている。この行デコーダ20は行
アドレス信号に応じて一つの行線を選択し、選択
した行線に対応する出力端から高レベルの信号を
出力する。
み制御信号R/をゲート入力とするデプレツシ
ヨン形(以下、D形と称する)のトランジスタ
TR1ないしTRmそれぞれを介して行デコーダ
20に接続されている。この行デコーダ20は行
アドレス信号に応じて一つの行線を選択し、選択
した行線に対応する出力端から高レベルの信号を
出力する。
上記列線D1ないしDnは列線選択回路30内
のエンハンスメント形(以下、E形と称する)の
列線選択用MOSトランジスタTD1ないしTDn
を介して信号検出ノードN1に接続されている。
そしてこのノードN1の信号はセンスアンプ40
により検出され、この検出信号はさらに出力回路
50を介してメモリ外部に出力される。
のエンハンスメント形(以下、E形と称する)の
列線選択用MOSトランジスタTD1ないしTDn
を介して信号検出ノードN1に接続されている。
そしてこのノードN1の信号はセンスアンプ40
により検出され、この検出信号はさらに出力回路
50を介してメモリ外部に出力される。
上記列線選択用MOSトランジスタTD1ないし
TDnのゲートには列選択線C1ないしCnが接続
され、これら列選択線C1ないしCnは上記信号
R/をゲート入力とするD形のMOSトランジ
スタTC1ないしTCnを介して列デコーダ60に
接続されている。この列デコーダ60は列アドレ
ス信号に応じて一つの列選択線Cを選択し、選択
した列選択線に対応する出力端から高レベルの信
号を出力する。
TDnのゲートには列選択線C1ないしCnが接続
され、これら列選択線C1ないしCnは上記信号
R/をゲート入力とするD形のMOSトランジ
スタTC1ないしTCnを介して列デコーダ60に
接続されている。この列デコーダ60は列アドレ
ス信号に応じて一つの列選択線Cを選択し、選択
した列選択線に対応する出力端から高レベルの信
号を出力する。
書込み用回路70は上記メモリセルTMに情報
を書込む際に、行線Rおよび列選択線Cに対して
前記第4図の電圧昇圧回路で得られる情報書込み
用の高電圧VHを選択的に供給するためのもので
あり、列選択線C1ないしCnおよび行線R1な
いしRmそれぞれに対応して合計で(n+m)個
の昇圧電圧分配回路711ないし71oおよび72
1ないし72nが設けられている。これら各昇圧電
圧分配回路71,72は、行線R1に接続されて
いる昇圧電圧分配回路721で例示するように、
4個のD型のMOSトランジスタTW1ないし
TW4および1個のE型のMOSトランジスタ
TW5とで構成されている。上記トランジンスタ
TW1とTW2それぞれの一端は上記電圧VHが供
給される電源端子73および通常の例えば5Vの
電源電圧VCが供給される電源端子74に接続さ
れ、それぞれの他端は共通に接続され、この共通
接続点75と行線R1との間にはトランジスタ
TW3が接続されている。そして上記両トランジ
スタTW1,TW3のゲートは共に上記行線R1
に接続されている。また、VCが供給される電源
端子76とアース電位点との間には上記トランジ
スタTW4,TW5が直列に挿入され、その直列
接続点77には上記トランジスタTW2および
TW4のゲートが接続されている。なお、トラン
ジスタTW5のゲートは上記行線R1に接続され
ている。
を書込む際に、行線Rおよび列選択線Cに対して
前記第4図の電圧昇圧回路で得られる情報書込み
用の高電圧VHを選択的に供給するためのもので
あり、列選択線C1ないしCnおよび行線R1な
いしRmそれぞれに対応して合計で(n+m)個
の昇圧電圧分配回路711ないし71oおよび72
1ないし72nが設けられている。これら各昇圧電
圧分配回路71,72は、行線R1に接続されて
いる昇圧電圧分配回路721で例示するように、
4個のD型のMOSトランジスタTW1ないし
TW4および1個のE型のMOSトランジスタ
TW5とで構成されている。上記トランジンスタ
TW1とTW2それぞれの一端は上記電圧VHが供
給される電源端子73および通常の例えば5Vの
電源電圧VCが供給される電源端子74に接続さ
れ、それぞれの他端は共通に接続され、この共通
接続点75と行線R1との間にはトランジスタ
TW3が接続されている。そして上記両トランジ
スタTW1,TW3のゲートは共に上記行線R1
に接続されている。また、VCが供給される電源
端子76とアース電位点との間には上記トランジ
スタTW4,TW5が直列に挿入され、その直列
接続点77には上記トランジスタTW2および
TW4のゲートが接続されている。なお、トラン
ジスタTW5のゲートは上記行線R1に接続され
ている。
上記信号検出ノードN1と、上記電圧VHが供
給される電源端子78との間にはE形のMOSト
ランジスタT1が接続され、このトランジスタT
1のゲートには書込み情報入力制御回路80の出
力ノードN2の信号が供給される。
給される電源端子78との間にはE形のMOSト
ランジスタT1が接続され、このトランジスタT
1のゲートには書込み情報入力制御回路80の出
力ノードN2の信号が供給される。
上記書込み情報入力制御回路80は、入力情報
Dinを受けこの入力情報Dinに応じた内部情報din
を発生する内部情報発生回路81と、電圧VCが
供給される電源端子82とアース電位点との間に
直列に挿入されるD型のMOSトランジスタT2
およびE型のMOSトランジスタT3,T4から
なるナンドゲート回路83と、D型のトランジス
タTW11ないしTW13およびE型のトランジ
スタTW14からなり、上記ナンドゲート回路8
3の出力ノードN3の信号に応じて電圧VHを出
力制御する電圧出力制御回路84とで構成されて
いる。そして上記ナンドゲート回路83におい
て、トランジスタT2のゲートはその出力ノード
N3に接続され、トランジスタT3のゲートには
上記内部情報dinが供給され、トランジスタT4
のゲートには情報の書込み時には“1”レベルに
され、読出し時には“0”レベルにされる信号
R/Wが供給される。
Dinを受けこの入力情報Dinに応じた内部情報din
を発生する内部情報発生回路81と、電圧VCが
供給される電源端子82とアース電位点との間に
直列に挿入されるD型のMOSトランジスタT2
およびE型のMOSトランジスタT3,T4から
なるナンドゲート回路83と、D型のトランジス
タTW11ないしTW13およびE型のトランジ
スタTW14からなり、上記ナンドゲート回路8
3の出力ノードN3の信号に応じて電圧VHを出
力制御する電圧出力制御回路84とで構成されて
いる。そして上記ナンドゲート回路83におい
て、トランジスタT2のゲートはその出力ノード
N3に接続され、トランジスタT3のゲートには
上記内部情報dinが供給され、トランジスタT4
のゲートには情報の書込み時には“1”レベルに
され、読出し時には“0”レベルにされる信号
R/Wが供給される。
上記のような構成でなる従来のEPROMにおい
て、情報の読出し時には信号R/が高レベル
(“1”レベル)に、信号/Wが低レベル(“0”
レベル)に、電源端子73等における電圧VHが
5Vにそれぞれされる。信号R/が高レベルに
されると、トランジスタTC1ないしTCn,TR
1ないしTRmがオンする。また信号/Wが低
レベルにされるとトランジスタT4がオフし、ナ
ンドゲート回路83の出力ノードN3の信号が高
レベルにされる。これにより、出力制御回路84
の出力ノードN2の信号は低レベルにされ、トラ
ンジスタT1はオフする。
て、情報の読出し時には信号R/が高レベル
(“1”レベル)に、信号/Wが低レベル(“0”
レベル)に、電源端子73等における電圧VHが
5Vにそれぞれされる。信号R/が高レベルに
されると、トランジスタTC1ないしTCn,TR
1ないしTRmがオンする。また信号/Wが低
レベルにされるとトランジスタT4がオフし、ナ
ンドゲート回路83の出力ノードN3の信号が高
レベルにされる。これにより、出力制御回路84
の出力ノードN2の信号は低レベルにされ、トラ
ンジスタT1はオフする。
このとき、行線R1ないしRmおよび列選択線
C1ないしCnのうち、行デコーダ20あるいは
列デコーダ60により選択されたもののみが高レ
ベルにされて、この交点に位置するメモリセルア
レイ10内のメモリセルTMが選択される。この
選択されたメモリセルTMのしきい値電圧が低い
状態にあれば、このメモリセルはオンしてドレイ
ン、ソース間に電流が流れ、信号検出ノードN1
は低レベルにされる。他方、この選択されたメモ
リセルTMに予め情報の書込みが行われ、しきい
値電圧が高い状態にされていれば、このメモリセ
ルはオフとなり、信号検出ノードN1はセンスア
ンプ40内の負荷により高レベルにされる。従つ
て、このときのノードN1の信号がセンスアンプ
40および出力回路50を介してメモリ外部に出
力される。
C1ないしCnのうち、行デコーダ20あるいは
列デコーダ60により選択されたもののみが高レ
ベルにされて、この交点に位置するメモリセルア
レイ10内のメモリセルTMが選択される。この
選択されたメモリセルTMのしきい値電圧が低い
状態にあれば、このメモリセルはオンしてドレイ
ン、ソース間に電流が流れ、信号検出ノードN1
は低レベルにされる。他方、この選択されたメモ
リセルTMに予め情報の書込みが行われ、しきい
値電圧が高い状態にされていれば、このメモリセ
ルはオフとなり、信号検出ノードN1はセンスア
ンプ40内の負荷により高レベルにされる。従つ
て、このときのノードN1の信号がセンスアンプ
40および出力回路50を介してメモリ外部に出
力される。
情報の書込み時には、信号R/が低レベル
に、信号/Wが高レベルに、VHが+20Vにそ
れぞれされる。このとき、例えば行線R1と列選
択線C1とが選択されたとすると、トランジスタ
TR1,TC1を介して“1”レベルの電圧が行
線R1、列選択線C1それぞれに印加される。す
ると上記行線R1、列選択線C1に接続されてい
る書込み回路70内の昇圧電圧分配回路711,
721から高電圧VHが出力され、上記行線R1、
列選択線C1はそれぞれ20Vまで充電される。こ
のとき他の行線Rと列選択線Cは、行デコーダ2
0および列デコーダ60の対応する出力信号が低
レベルとなり、昇圧電圧分配回路71,72から
高電圧VHが出力されない。また、このとき、入
力情報Dinが低レベルにされていれば内部情報
dinも低レベルにされ、ノードN3には電源端子
82に供給されている電圧VCが出力される。こ
のため、電圧出力制御回路84の出力ノードN2
の電圧はVHにされ、トランジスタT1がオンす
る。すると上記選択された列選択線C1で制御さ
れるトランジスタTD1がオンし、列線D1が高
電圧に充電される。従つて、行線R1と列線D1
とにより選択されるメモリセルTM11の制御ゲ
ートには高電圧が印加され、ドレインにも高電圧
が印加されるので、このとき、上記メモリセル
TM11には前記のようなフアウラー・ノルトハ
イムのトンネル効果により電子の注入で情報が書
込まれる。もしも、入力情報Dinが高レベルなら
ばトランジスタT1がカツトオフするので、上記
メモリセルTM11のドレインには高電圧が印加
されず、情報の書込みは行われない。
に、信号/Wが高レベルに、VHが+20Vにそ
れぞれされる。このとき、例えば行線R1と列選
択線C1とが選択されたとすると、トランジスタ
TR1,TC1を介して“1”レベルの電圧が行
線R1、列選択線C1それぞれに印加される。す
ると上記行線R1、列選択線C1に接続されてい
る書込み回路70内の昇圧電圧分配回路711,
721から高電圧VHが出力され、上記行線R1、
列選択線C1はそれぞれ20Vまで充電される。こ
のとき他の行線Rと列選択線Cは、行デコーダ2
0および列デコーダ60の対応する出力信号が低
レベルとなり、昇圧電圧分配回路71,72から
高電圧VHが出力されない。また、このとき、入
力情報Dinが低レベルにされていれば内部情報
dinも低レベルにされ、ノードN3には電源端子
82に供給されている電圧VCが出力される。こ
のため、電圧出力制御回路84の出力ノードN2
の電圧はVHにされ、トランジスタT1がオンす
る。すると上記選択された列選択線C1で制御さ
れるトランジスタTD1がオンし、列線D1が高
電圧に充電される。従つて、行線R1と列線D1
とにより選択されるメモリセルTM11の制御ゲ
ートには高電圧が印加され、ドレインにも高電圧
が印加されるので、このとき、上記メモリセル
TM11には前記のようなフアウラー・ノルトハ
イムのトンネル効果により電子の注入で情報が書
込まれる。もしも、入力情報Dinが高レベルなら
ばトランジスタT1がカツトオフするので、上記
メモリセルTM11のドレインには高電圧が印加
されず、情報の書込みは行われない。
また、一度情報の書込みが行われたメモリセル
では消去が行われない限り情報は記憶され続ける
ので、情報の記憶状態は不揮発性となる。
では消去が行われない限り情報は記憶され続ける
ので、情報の記憶状態は不揮発性となる。
[背景技術の問題点]
昇圧された書込み用の高電圧からの電流流出量
の削減が図られた従来のEPROMでは書込み回路
70として、各行線および列線に対応してそれぞ
れ回路昇圧電圧分配回路71もしくは72を設け
る必要がある。このため、全体の素子数が多くな
り、集積回路化する場合のチツプサイズが大形化
するという欠点がある。
の削減が図られた従来のEPROMでは書込み回路
70として、各行線および列線に対応してそれぞ
れ回路昇圧電圧分配回路71もしくは72を設け
る必要がある。このため、全体の素子数が多くな
り、集積回路化する場合のチツプサイズが大形化
するという欠点がある。
[発明の目的]
この発明は上記のような事情を考慮してなされ
たものでありその昇圧によつて書込み用の高電圧
を発生させ、この書込み用高電圧からの電流流出
量の削減を図ることができるとともに、集積回路
化する場合のチツプサイズを従来よりも小形にす
ることができる不揮発性半導体記憶装置を提供す
ることにある。
たものでありその昇圧によつて書込み用の高電圧
を発生させ、この書込み用高電圧からの電流流出
量の削減を図ることができるとともに、集積回路
化する場合のチツプサイズを従来よりも小形にす
ることができる不揮発性半導体記憶装置を提供す
ることにある。
[発明の概要]
上記のような目的を達成するためこの発明の不
揮発性半導体記憶装置にあつては、複数の行線お
よび列線を互いに交差するように設け、電荷を保
持する手段がゲート絶縁膜内に設けられた不揮発
性メモリセルを上記複数の行線および列線の各交
点に配置してメモリセルアレイを構成し、上記複
数の各列線を複数の列選択線で選択し、上記行線
および列選択線のいずれか一方もしくは両方を第
1のデコーダで選択し、上記複数の各メモリセル
に情報を書込む際に使用される書込み用高電圧を
発生する複数の書込み用高電圧発生回路を設け、
複数の選択素子の各一端を上記複数の書込み用高
電圧発生回路のうち対応するものに共通に接続
し、他端を上記行線および列選択線のうち対応す
るものに接続し、上記第1のデコーダに供給され
るアドレス信号の一部信号を第2のデコーダに供
給してこの第2のデコーダの出力信号に基づいて
上記複数の選択用素子を選択的に動作させるよう
にしている。
揮発性半導体記憶装置にあつては、複数の行線お
よび列線を互いに交差するように設け、電荷を保
持する手段がゲート絶縁膜内に設けられた不揮発
性メモリセルを上記複数の行線および列線の各交
点に配置してメモリセルアレイを構成し、上記複
数の各列線を複数の列選択線で選択し、上記行線
および列選択線のいずれか一方もしくは両方を第
1のデコーダで選択し、上記複数の各メモリセル
に情報を書込む際に使用される書込み用高電圧を
発生する複数の書込み用高電圧発生回路を設け、
複数の選択素子の各一端を上記複数の書込み用高
電圧発生回路のうち対応するものに共通に接続
し、他端を上記行線および列選択線のうち対応す
るものに接続し、上記第1のデコーダに供給され
るアドレス信号の一部信号を第2のデコーダに供
給してこの第2のデコーダの出力信号に基づいて
上記複数の選択用素子を選択的に動作させるよう
にしている。
このような構成によれば書込み用高電圧発生回
路の数を従来よりも少なくすることができ、これ
によりチツプサイズを従来よりも小形にすること
ができる。
路の数を従来よりも少なくすることができ、これ
によりチツプサイズを従来よりも小形にすること
ができる。
[発明の実施例]
以下、図面を参照してこの発明の一実施例を説
明する。
明する。
第1図はこの発明の不揮発性半導体記憶装置を
従来と同様にEPROMに実施した場合の構成を示
す回路図である。なお、この実施例回路では前記
メモリセルアレイ10、列線選択回路30、セン
スアンプ40、出力回路50、列デコーダ60、
書込み情報入力制御回路80およびトランジスタ
T1等が省略されているが、これらは第6図の従
来回路と同様に設けられているものである。
従来と同様にEPROMに実施した場合の構成を示
す回路図である。なお、この実施例回路では前記
メモリセルアレイ10、列線選択回路30、セン
スアンプ40、出力回路50、列デコーダ60、
書込み情報入力制御回路80およびトランジスタ
T1等が省略されているが、これらは第6図の従
来回路と同様に設けられているものである。
この実施例のメモリが従来と異なつているとこ
ろは、昇圧電圧分配回路71もしくは72を列選
択線Cもしくは行線Rの数だけ設けるのではな
く、複数の列選択線Cもしくは行線R毎に昇圧電
圧分配回路を1個づつ設け、かつ、新たに4個の
デコーダ901ないし904を設けるようにしたこ
とである。
ろは、昇圧電圧分配回路71もしくは72を列選
択線Cもしくは行線Rの数だけ設けるのではな
く、複数の列選択線Cもしくは行線R毎に昇圧電
圧分配回路を1個づつ設け、かつ、新たに4個の
デコーダ901ないし904を設けるようにしたこ
とである。
書込み回路70内には、それぞれ従来と同様に
構成されたi個の昇圧電圧分配回路721ないし
72iが設けられている。そしてm本の行線R1
ないしRmのうちR1ないしR4は選択用のE型
のMOSトランジスタTWR11ないしTWR14
それぞれを介して上記1個の昇圧電圧分配回路7
21に共通に接続され、行線R5ないしR8は選
択用のE型のMOSトランジスタTWR21ないし
TWR24それぞれを介して上記1個の昇圧電圧
分配回路722に共通に接続され、以下同様にし
て4本の行線Rが4個の選択用のE型の各MOS
トランジスタTWRそれぞれを介して1個の昇圧
電圧分配回路72に共通に接続され、行線Rm−
3ないしRmは選択用のE型のMOSトランジス
タTWRi1ないしTWRi4それぞれを介して上記
1個の昇圧電圧分配回路72iに共通に接続され
ている。
構成されたi個の昇圧電圧分配回路721ないし
72iが設けられている。そしてm本の行線R1
ないしRmのうちR1ないしR4は選択用のE型
のMOSトランジスタTWR11ないしTWR14
それぞれを介して上記1個の昇圧電圧分配回路7
21に共通に接続され、行線R5ないしR8は選
択用のE型のMOSトランジスタTWR21ないし
TWR24それぞれを介して上記1個の昇圧電圧
分配回路722に共通に接続され、以下同様にし
て4本の行線Rが4個の選択用のE型の各MOS
トランジスタTWRそれぞれを介して1個の昇圧
電圧分配回路72に共通に接続され、行線Rm−
3ないしRmは選択用のE型のMOSトランジス
タTWRi1ないしTWRi4それぞれを介して上記
1個の昇圧電圧分配回路72iに共通に接続され
ている。
上記トランジスタTWR11,TWR21,…
…TWRi1のゲートにはデコーダ901から出力
される信号H1が入力されるようになつており、
同様に上記トランジスタTWR12,TWR22,
……TWRi2のゲートにはデコーダ902から出
力される信号H2が、上記トランジスタTWR1
3,TWR23,……TWRi3のゲートにはデコ
ーダ903から出力される信号H3が、上記トラ
ンジスタTWR14,TWR24,……TWRi4
のゲートにはデコーダ904から出力される信号
H4がそれぞれ並列に入力されるようになつてい
る。
…TWRi1のゲートにはデコーダ901から出力
される信号H1が入力されるようになつており、
同様に上記トランジスタTWR12,TWR22,
……TWRi2のゲートにはデコーダ902から出
力される信号H2が、上記トランジスタTWR1
3,TWR23,……TWRi3のゲートにはデコ
ーダ903から出力される信号H3が、上記トラ
ンジスタTWR14,TWR24,……TWRi4
のゲートにはデコーダ904から出力される信号
H4がそれぞれ並列に入力されるようになつてい
る。
上記4個のデコーダ901ないし904はそれぞ
れ同様の回路構成であり、この回路はデコーダ9
04で例示するように、電圧VCが印加される電源
端子91とノードN11との間にソース、ドレイ
ン間が挿入され、ゲートが上記ノードN11に接
続された負荷用のD形のMOSトランジスタT1
1と、上記ノードN11とアース電位との間に直
列に挿入され、各ゲートに行アドレス信号のうち
の2ビツトの信号RA1,RA2、情報の読出し
時には“0”レベルにされかつ書込み時には
“1”レベルにされる信号/Wがそれぞれ供給
されるE形のMOSトランジスタT12,T13,
T14からなるナンドゲート回路92と、D形の
トランジスタTW11ないしTW13およにE形
のトランジスタTW14からなり前記電圧出力制
御回路84と同様に構成された電圧出力制御回路
93とで構成されている。上記電圧出力制御回路
93にはナンドゲート回路92の出力ノードであ
るノードN11の信号が供給されている。
れ同様の回路構成であり、この回路はデコーダ9
04で例示するように、電圧VCが印加される電源
端子91とノードN11との間にソース、ドレイ
ン間が挿入され、ゲートが上記ノードN11に接
続された負荷用のD形のMOSトランジスタT1
1と、上記ノードN11とアース電位との間に直
列に挿入され、各ゲートに行アドレス信号のうち
の2ビツトの信号RA1,RA2、情報の読出し
時には“0”レベルにされかつ書込み時には
“1”レベルにされる信号/Wがそれぞれ供給
されるE形のMOSトランジスタT12,T13,
T14からなるナンドゲート回路92と、D形の
トランジスタTW11ないしTW13およにE形
のトランジスタTW14からなり前記電圧出力制
御回路84と同様に構成された電圧出力制御回路
93とで構成されている。上記電圧出力制御回路
93にはナンドゲート回路92の出力ノードであ
るノードN11の信号が供給されている。
他のデコーダ902ないし904も上記デコーダ
901と同様に構成されているが、デコーダ903
には上記アドレス信号RA1,RA2の代わりに
RA1,2が、デコーダ902には上記アドレ
ス信号RA1,RA2の代わりに1,RA2が、
デコーダ901には上記アドレス信号RA1,RA
2の代わりに1,2がそれぞれ供給され
ている。
901と同様に構成されているが、デコーダ903
には上記アドレス信号RA1,RA2の代わりに
RA1,2が、デコーダ902には上記アドレ
ス信号RA1,RA2の代わりに1,RA2が、
デコーダ901には上記アドレス信号RA1,RA
2の代わりに1,2がそれぞれ供給され
ている。
なお、例えば行デコーダ20がナンド型回路で
構成される場合は、上記行アドレス信号1,
RA2は行デコーダ20が行線R1,R5,……
Rm−3を選択するときのアドレス信号と同一で
あり、1,RA2は行デコーダ20が行線R
2,R6,……Rm−2を選択するときのアドレ
ス信号と同一であり、RA1,2は行デコー
ダ20が行線R3,R7,……Rm−1を選択す
るときのアドレス信号と同一であり、RA1,
RA2は行デコーダ20が行線R4,R8,……
Rmを選択するときのアドレス信号と同一であ
る。もし、行デコーダ20がノアゲート型回路で
構成される場合には、上記入力されるアドレス信
号を全て逆相にすればよい。すなわち、行線R
1,R5,……Rm−3を選択するアドレス信号
はRA1,RA2となる。
構成される場合は、上記行アドレス信号1,
RA2は行デコーダ20が行線R1,R5,……
Rm−3を選択するときのアドレス信号と同一で
あり、1,RA2は行デコーダ20が行線R
2,R6,……Rm−2を選択するときのアドレ
ス信号と同一であり、RA1,2は行デコー
ダ20が行線R3,R7,……Rm−1を選択す
るときのアドレス信号と同一であり、RA1,
RA2は行デコーダ20が行線R4,R8,……
Rmを選択するときのアドレス信号と同一であ
る。もし、行デコーダ20がノアゲート型回路で
構成される場合には、上記入力されるアドレス信
号を全て逆相にすればよい。すなわち、行線R
1,R5,……Rm−3を選択するアドレス信号
はRA1,RA2となる。
このような構成において、情報の読出し時には
信号/Wが“0”レベルにされているので、各
デコーダ901ないし904内のトランジスタT1
4はすべてオフ状態となり、ノードN11は
“1”レベルにされる。これにより各デコーダ9
01ないし904の電圧出力制御回路93内の各ト
ランジスタTW14がオンして信号H1なしいH
4が“0”レベルとなる。すると選択用のトラン
ジスタTWR11ないしTWR14,TWR21な
いしTWR24,……TWRi1ないしTWRi4が
すべてオフし、行線R1ないしRmは行デコーダ
20の出力に従つて選択駆動される。
信号/Wが“0”レベルにされているので、各
デコーダ901ないし904内のトランジスタT1
4はすべてオフ状態となり、ノードN11は
“1”レベルにされる。これにより各デコーダ9
01ないし904の電圧出力制御回路93内の各ト
ランジスタTW14がオンして信号H1なしいH
4が“0”レベルとなる。すると選択用のトラン
ジスタTWR11ないしTWR14,TWR21な
いしTWR24,……TWRi1ないしTWRi4が
すべてオフし、行線R1ないしRmは行デコーダ
20の出力に従つて選択駆動される。
情報の書込み時には信号/Wが“1”レベル
にされているので、各デコーダ901ないし904
内のトランジスタT14はすべてオン状態とな
る。このとき行デコーダ20の出力により例えば
一本の行線R4が選択されているとすると、この
行線R4を選択しているときに行デコーダ20に
供給されているものと同じ行アドレス信号RA
1,RA2が供給されているデコーダ904内でト
ランジスタT12,T13が共にオン状態にされ
る。これにより、このデコーダ904内のナンド
ゲート回路92の出力ノード11の信号のみが
“0”レベルにされる。すると、これに続く電圧
出力制御回路93内のトランジスタTW12がオ
ンして、まず信号H4が“1”レベルにされる。
またトランジスタTW11のゲートはほぼ0Vと
なるため、このトランジスタTW11のしきい値
電圧の絶対値がVCよりも小さければこのトラン
ジスタTW11はオフし、出力ノードN12には
トランジスタTW12,TW13を介して高電圧
VHが出力される。このとき、他のデコーダ901
ないし903ではトランジスタT12,T13の
いずれか一方がカツトオフして、ナンドゲート回
路92の出力ノードN11の信号が“1”レベル
にされるので、トランジスタTW14がオンして
信号H1ないしH3はすべて“0”レベルとな
る。またこのとき、デコーダ901ないし903で
はトランジスタTW12に高電圧VHが印加され
ているが、トランジスタTW11のコンダクタン
スgnをTW13よりも十分大きくしておけば、ト
ランジスタTW11とTW12の共通接続ノード
N13はほぼVCの電圧になる。ここでトランジ
スタTW12のゲートはほぼ0Vになつているた
め、D型トランジスタのしきい値電圧がVCより
も小さければD型トランジスタはオフし、これら
デコーダ901ないし903では電圧出力制御回路
93で高電圧VHからの電流流出はない。
にされているので、各デコーダ901ないし904
内のトランジスタT14はすべてオン状態とな
る。このとき行デコーダ20の出力により例えば
一本の行線R4が選択されているとすると、この
行線R4を選択しているときに行デコーダ20に
供給されているものと同じ行アドレス信号RA
1,RA2が供給されているデコーダ904内でト
ランジスタT12,T13が共にオン状態にされ
る。これにより、このデコーダ904内のナンド
ゲート回路92の出力ノード11の信号のみが
“0”レベルにされる。すると、これに続く電圧
出力制御回路93内のトランジスタTW12がオ
ンして、まず信号H4が“1”レベルにされる。
またトランジスタTW11のゲートはほぼ0Vと
なるため、このトランジスタTW11のしきい値
電圧の絶対値がVCよりも小さければこのトラン
ジスタTW11はオフし、出力ノードN12には
トランジスタTW12,TW13を介して高電圧
VHが出力される。このとき、他のデコーダ901
ないし903ではトランジスタT12,T13の
いずれか一方がカツトオフして、ナンドゲート回
路92の出力ノードN11の信号が“1”レベル
にされるので、トランジスタTW14がオンして
信号H1ないしH3はすべて“0”レベルとな
る。またこのとき、デコーダ901ないし903で
はトランジスタTW12に高電圧VHが印加され
ているが、トランジスタTW11のコンダクタン
スgnをTW13よりも十分大きくしておけば、ト
ランジスタTW11とTW12の共通接続ノード
N13はほぼVCの電圧になる。ここでトランジ
スタTW12のゲートはほぼ0Vになつているた
め、D型トランジスタのしきい値電圧がVCより
も小さければD型トランジスタはオフし、これら
デコーダ901ないし903では電圧出力制御回路
93で高電圧VHからの電流流出はない。
従つて、上記信号H4が高電圧にされたとき、
この信号がゲートに供給されている選択用のトラ
ンジスタTWR14,TWR24,……TPRi4の
みがそれぞれオン状態にされる。
この信号がゲートに供給されている選択用のトラ
ンジスタTWR14,TWR24,……TPRi4の
みがそれぞれオン状態にされる。
ここで行線R1ないしR4において、行線R1
ないしR3ではそれぞれに一端が接続されている
選択用のトランジスタTWR11ないしTWR1
3がオフし、昇圧電圧分配回路721から切り離
されている。そして行線R4のみがトランジスタ
TWR14を介して上記昇圧電圧分配回路721と
接続される。この昇圧電圧分配回路721では行
線R4の“1”レブルの信号により、トランジス
タTW5がオンし、これによりトランジスタTW
2のゲートが“0”レベルにされると同時にトラ
ンジスタTW1がオンするので、トランジスタ
TW2はオフし、トランジスタTW5のゲートが
接続されているノードN20にはトランジスタ
TW1,TW3を介して高電圧VHが供給される。
従つて、この後、行線R4は高電圧VHまで充電
される。
ないしR3ではそれぞれに一端が接続されている
選択用のトランジスタTWR11ないしTWR1
3がオフし、昇圧電圧分配回路721から切り離
されている。そして行線R4のみがトランジスタ
TWR14を介して上記昇圧電圧分配回路721と
接続される。この昇圧電圧分配回路721では行
線R4の“1”レブルの信号により、トランジス
タTW5がオンし、これによりトランジスタTW
2のゲートが“0”レベルにされると同時にトラ
ンジスタTW1がオンするので、トランジスタ
TW2はオフし、トランジスタTW5のゲートが
接続されているノードN20にはトランジスタ
TW1,TW3を介して高電圧VHが供給される。
従つて、この後、行線R4は高電圧VHまで充電
される。
ここで他の4組の行線、例えばR5ないしR8
では、R5ないしR7がオフ状態にされている選
択用のトランジスタTWR21ないしTWR23
により昇圧電圧分配回路722から切り離され、
行線R8のみがトランジスタTWR24を介して
昇圧電圧分配回路722に接続される。ところが
この行線R8は行デコーダ20によつて選択され
ていないので、この行線R8は“0”レベルにさ
れ、昇圧電圧分配回路722からこの行線R8に
は高電圧は供給されない。なお、他の各4組の行
線についても同様である。従つて、昇圧電圧分配
回路722ないし72iでの高電圧からの電流流出
も生じない。
では、R5ないしR7がオフ状態にされている選
択用のトランジスタTWR21ないしTWR23
により昇圧電圧分配回路722から切り離され、
行線R8のみがトランジスタTWR24を介して
昇圧電圧分配回路722に接続される。ところが
この行線R8は行デコーダ20によつて選択され
ていないので、この行線R8は“0”レベルにさ
れ、昇圧電圧分配回路722からこの行線R8に
は高電圧は供給されない。なお、他の各4組の行
線についても同様である。従つて、昇圧電圧分配
回路722ないし72iでの高電圧からの電流流出
も生じない。
従つて、この後、選択状態にされている図示し
ない列線と、上記高電圧VHが選択的に供給され
た行線R4との交点に位置するメモリセルに情報
が書込まれる。
ない列線と、上記高電圧VHが選択的に供給され
た行線R4との交点に位置するメモリセルに情報
が書込まれる。
このように上記実施例ではそれぞれ4組の行線
R1ないしR4,R5ないしR8,……Rm−3
ないしRm毎にそれぞれ1個の昇圧電圧分配回路
を共通に設けるようにしているので、この昇圧電
圧分配回路の数を従来の1/4に減らすことができ
る。ところで、この実施例の装置では従来装置に
対して新たにデコーダ90を4回路追加する必要
がある。ところが通常のEPROMでは行線Rの数
は極めて多く、これに対応して昇圧電圧分配回路
の数も極めて多い。このため、この昇圧電圧分配
回路の数を少なくすることにより、新たにデコー
ダ90を4回路追加しても、全体としての素子数
は従来よりも大幅に減少する。このため、このメ
モリを集積回路化する場合にチツプサイズを従来
よりも小形にすることができる。
R1ないしR4,R5ないしR8,……Rm−3
ないしRm毎にそれぞれ1個の昇圧電圧分配回路
を共通に設けるようにしているので、この昇圧電
圧分配回路の数を従来の1/4に減らすことができ
る。ところで、この実施例の装置では従来装置に
対して新たにデコーダ90を4回路追加する必要
がある。ところが通常のEPROMでは行線Rの数
は極めて多く、これに対応して昇圧電圧分配回路
の数も極めて多い。このため、この昇圧電圧分配
回路の数を少なくすることにより、新たにデコー
ダ90を4回路追加しても、全体としての素子数
は従来よりも大幅に減少する。このため、このメ
モリを集積回路化する場合にチツプサイズを従来
よりも小形にすることができる。
なお、この発明は上記実施例に限定されるもの
ではなく種々の変形が可能であることはいうまで
もない。例えば上記実施例では2ビツトの行アド
レス信号RA1,RA2を各デコーダ90に供給
し、行線Rを4本毎にまとめて1組にしこれら各
組の行線に対してそれぞれ共通に昇圧電圧分配回
路を設ける場合について説明したが、これは例え
ば3ビツトの行アドレス信号を用いて行線Rを8
本毎にまとめて1組にしこれら各組の行線に対し
てそれぞれ共通に昇圧電圧分配回路を設けるよう
にしてもよい。
ではなく種々の変形が可能であることはいうまで
もない。例えば上記実施例では2ビツトの行アド
レス信号RA1,RA2を各デコーダ90に供給
し、行線Rを4本毎にまとめて1組にしこれら各
組の行線に対してそれぞれ共通に昇圧電圧分配回
路を設ける場合について説明したが、これは例え
ば3ビツトの行アドレス信号を用いて行線Rを8
本毎にまとめて1組にしこれら各組の行線に対し
てそれぞれ共通に昇圧電圧分配回路を設けるよう
にしてもよい。
さらに上記実施例では、行線Rが接続される昇
圧電圧分配回路を複数本の行線に対して共通に設
ける場合を説明したが、これは列選択線について
も同様に実施することができ、行線および列選択
線の両方に対して実施してもよい。
圧電圧分配回路を複数本の行線に対して共通に設
ける場合を説明したが、これは列選択線について
も同様に実施することができ、行線および列選択
線の両方に対して実施してもよい。
第2図はこの発明の変形例の構成を示す回路図
である。上記実施例では図示の如き昇圧電圧分配
回路72を用いていたが、これは回路72の代わ
りにE型のトランジスタ301,302およびコ
ンデンサ303からなる電圧昇圧回路304を前
記4本の行線毎に1個づつ設け、上記コンデンサ
303の各一端には高電圧VPが供給されている
インバータ305を介して発振回路400の出力
を供給するようにしてもよい。
である。上記実施例では図示の如き昇圧電圧分配
回路72を用いていたが、これは回路72の代わ
りにE型のトランジスタ301,302およびコ
ンデンサ303からなる電圧昇圧回路304を前
記4本の行線毎に1個づつ設け、上記コンデンサ
303の各一端には高電圧VPが供給されている
インバータ305を介して発振回路400の出力
を供給するようにしてもよい。
このような構成において、発振回路400から
の出力信号はインバータ305によつて高電圧
VPの信号φに変換され、電圧昇圧回路304内
のコンデンサ303の一端に供給される。電圧昇
圧回路304内ではコンデンサ303の容量結合
によりトランジスタ301を介して供給された電
圧VPが昇圧され、この昇圧された電圧はトラン
ジスタ302により整流されて一つの行線Rに供
給される。
の出力信号はインバータ305によつて高電圧
VPの信号φに変換され、電圧昇圧回路304内
のコンデンサ303の一端に供給される。電圧昇
圧回路304内ではコンデンサ303の容量結合
によりトランジスタ301を介して供給された電
圧VPが昇圧され、この昇圧された電圧はトラン
ジスタ302により整流されて一つの行線Rに供
給される。
[発明の効果]
以上説明したようにこの発明によれば、集積回
路化する場合のチツプサイズを従来よりも小形に
することができる不揮発性半導体記憶装置を提供
することができる。
路化する場合のチツプサイズを従来よりも小形に
することができる不揮発性半導体記憶装置を提供
することができる。
第1図はこの発明の一実施例の構成を示す回路
図、第2図はこの発明の変形例による構成を示す
回路図、第3図はメモリセルの構造を示す断面
図、第4図は電圧昇圧回路の一例を示す回路図、
第5図は上記電圧昇圧回路の動作を制御する信号
のタイミングチヤート、第6図は従来のEPROM
の構成を示す回路図である。 10……メモリセルアレイ、20……行デコー
ダ、30……列線選択回路、40……センスアン
プ、50……出力回路、60……列デコーダ、7
0……書込み用回路、72……昇圧電圧分配回
路、80……書込み情報入力制御回路、90……
デコーダ、92……ナンドゲート回路、93……
昇圧電圧分配回路、TWR……選択用のMOSトラ
ンジスタ、R……行線、D……列線、C……列選
択線。
図、第2図はこの発明の変形例による構成を示す
回路図、第3図はメモリセルの構造を示す断面
図、第4図は電圧昇圧回路の一例を示す回路図、
第5図は上記電圧昇圧回路の動作を制御する信号
のタイミングチヤート、第6図は従来のEPROM
の構成を示す回路図である。 10……メモリセルアレイ、20……行デコー
ダ、30……列線選択回路、40……センスアン
プ、50……出力回路、60……列デコーダ、7
0……書込み用回路、72……昇圧電圧分配回
路、80……書込み情報入力制御回路、90……
デコーダ、92……ナンドゲート回路、93……
昇圧電圧分配回路、TWR……選択用のMOSトラ
ンジスタ、R……行線、D……列線、C……列選
択線。
Claims (1)
- 【特許請求の範囲】 1 互いに交差するように設けられたそれぞれ複
数の行線および列線と、電荷を保持する手段がゲ
ート絶縁膜内に設けられた不揮発性メモリセルを
上記複数の行線および列線の各交点に配置してな
るメモリセルアレイと、上記複数の各列線を選択
する複数の列選択線と、上記行線および列選択線
のいずれか一方もしくは両方を選択する第1のデ
コーダと、上記複数の各メモリセルに情報を書込
む際に使用される書込み用高電圧を発生する複数
の書込み用高電圧発生回路と、一端が上記複数の
書込み用高電圧発生回路のうち対応するものに共
通に接続され、他端が上記行線および列選択線の
うち対応するものに接続された複数の選択素子
と、上記第1のデコーダに供給されるアドレス信
号の一部信号が供給され、この信号に基づいて上
記複数の選択用素子を選択的に動作させる第2の
デコーダとを具備したことを特徴とする不揮発性
半導体記憶装置。 2 前記第1のデコーダが行デコーダもしくは列
デコーダのいずれかであり、前記複数の選択素子
の他端が前記行線および列選択線のいずれかに接
続されている特許請求の範囲第1項に記載の不揮
発性半導体記憶装置。 3 前記書込み用高電圧発生回路は、前記行線お
よび列選択線のうち対応するものの信号に応じて
書込み用高電圧を出力する電圧昇圧回路で構成さ
れている特許請求の範囲第1項に記載の不揮発性
半導体記憶装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59278408A JPS61150198A (ja) | 1984-12-25 | 1984-12-25 | 不揮発性半導体記憶装置 |
DE8585116542T DE3583669D1 (de) | 1984-12-25 | 1985-12-24 | Nichtfluechtige halbleiterspeicheranordnung. |
EP85116542A EP0187375B1 (en) | 1984-12-25 | 1985-12-24 | Nonvolatile semiconductor memory device |
US06/813,237 US4805150A (en) | 1984-12-25 | 1985-12-24 | Programmable semiconductor memory device having grouped high voltage supply circuits for writing data |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59278408A JPS61150198A (ja) | 1984-12-25 | 1984-12-25 | 不揮発性半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61150198A JPS61150198A (ja) | 1986-07-08 |
JPH0346914B2 true JPH0346914B2 (ja) | 1991-07-17 |
Family
ID=17596927
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59278408A Granted JPS61150198A (ja) | 1984-12-25 | 1984-12-25 | 不揮発性半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61150198A (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0766675B2 (ja) * | 1987-07-14 | 1995-07-19 | 株式会社東芝 | プログラマブルrom |
JP2645417B2 (ja) * | 1987-09-19 | 1997-08-25 | 富士通株式会社 | 不揮発性メモリ装置 |
TW540053B (en) * | 2000-07-13 | 2003-07-01 | Samsung Electronics Co Ltd | Row decoder of a NOR-type flash memory device |
KR100381962B1 (ko) * | 2000-08-07 | 2003-05-01 | 삼성전자주식회사 | 비휘발성 메모리 장치의 로우 디코더 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5987697A (ja) * | 1982-11-10 | 1984-05-21 | Toshiba Corp | 不揮発性半導体記憶装置 |
-
1984
- 1984-12-25 JP JP59278408A patent/JPS61150198A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5987697A (ja) * | 1982-11-10 | 1984-05-21 | Toshiba Corp | 不揮発性半導体記憶装置 |
Also Published As
Publication number | Publication date |
---|---|
JPS61150198A (ja) | 1986-07-08 |
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Legal Events
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---|---|---|---|
EXPY | Cancellation because of completion of term |