JP3103457B2 - 不揮発性半導体記憶装置及びその書き込み方法ならびに読み出し方法 - Google Patents
不揮発性半導体記憶装置及びその書き込み方法ならびに読み出し方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、電気的に情報を書き込
むことができる不揮発性半導体記憶装置及びその書き込
み方法ならびに読み出し方法に関するものである。
むことができる不揮発性半導体記憶装置及びその書き込
み方法ならびに読み出し方法に関するものである。
【０００２】
【従来の技術】不揮発性半導体記憶装置の一種にＥＰＲ
ＯＭ（Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａ
ｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）がある。
このＥＰＲＯＭは、記憶されている情報を紫外線の照射
により消去することができ且つ電気的に繰り返して情報
を書き込むことができる読み出し専用メモリ（ＲＯＭ）
である。
ＯＭ（Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａ
ｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）がある。
このＥＰＲＯＭは、記憶されている情報を紫外線の照射
により消去することができ且つ電気的に繰り返して情報
を書き込むことができる読み出し専用メモリ（ＲＯＭ）
である。
【０００３】図３に、代表的なＥＰＲＯＭの電気的結線
の様子を４個のメモリセルについて示す。
の様子を４個のメモリセルについて示す。
【０００４】各メモリセル１０〜１３は、電極を持たな
いフローティングゲート１１０〜１１３を有している。
そして、ワード線１００がメモリセル１０と１１のコン
トロールゲートに夫々接続され、ワード線１０１がメモ
リセル１２と１３のコントロールゲートに夫々接続され
ている。但し、実際には、各ワード線と各コントロール
ゲートは例えばポリシリコンにより一体に構成され、ワ
ード線自体が、各メモリセルの領域において、そのコン
トロールゲートを構成する。一方、メモリセル１０と１
２のドレインには夫々ビット線１０２が接続され、メモ
リセル１１と１３のドレインには夫々ビット線１０３が
接続されている。更に、各メモリセル１０〜１３のソー
スは共通のソース線１０４に接続されている。
いフローティングゲート１１０〜１１３を有している。
そして、ワード線１００がメモリセル１０と１１のコン
トロールゲートに夫々接続され、ワード線１０１がメモ
リセル１２と１３のコントロールゲートに夫々接続され
ている。但し、実際には、各ワード線と各コントロール
ゲートは例えばポリシリコンにより一体に構成され、ワ
ード線自体が、各メモリセルの領域において、そのコン
トロールゲートを構成する。一方、メモリセル１０と１
２のドレインには夫々ビット線１０２が接続され、メモ
リセル１１と１３のドレインには夫々ビット線１０３が
接続されている。更に、各メモリセル１０〜１３のソー
スは共通のソース線１０４に接続されている。
【０００５】このように構成されたＥＰＲＯＭにおい
て、従来、例えばメモリセル１０に書き込みを行う場
合、ワード線１００の電位を例えば１２Ｖにするととも
にその他のワード線の電位を０Ｖにし、また、ビット線
１０２の電位を例えば５Ｖにするとともにその他のビッ
ト線の電位を０Ｖにし、更に、ソース線１０４の電位を
０Ｖにする。
て、従来、例えばメモリセル１０に書き込みを行う場
合、ワード線１００の電位を例えば１２Ｖにするととも
にその他のワード線の電位を０Ｖにし、また、ビット線
１０２の電位を例えば５Ｖにするとともにその他のビッ
ト線の電位を０Ｖにし、更に、ソース線１０４の電位を
０Ｖにする。
【０００６】この時、各メモリセルにおけるコントロー
ルゲートとフローティングゲートの間の容量結合係数
（カップリングレシオ）を０．６とすると、メモリセル
１０のフローティングゲート１１０には約７Ｖの電位が
誘起される。そして、これにより、メモリセル１０のド
レインーソース間にチャネルが形成され、高いゲート電
圧とドレイン電圧のために、ドレイン近傍で高エネルギ
ーの電子（ホットエレクトロン）が発生し、このホット
エレクトロンがシリコン基板とゲート酸化膜の間の電位
障壁（電子の場合、例えば、３．２ｅＶ）を越えてフロ
ーティングゲート１１０に注入される。
ルゲートとフローティングゲートの間の容量結合係数
（カップリングレシオ）を０．６とすると、メモリセル
１０のフローティングゲート１１０には約７Ｖの電位が
誘起される。そして、これにより、メモリセル１０のド
レインーソース間にチャネルが形成され、高いゲート電
圧とドレイン電圧のために、ドレイン近傍で高エネルギ
ーの電子（ホットエレクトロン）が発生し、このホット
エレクトロンがシリコン基板とゲート酸化膜の間の電位
障壁（電子の場合、例えば、３．２ｅＶ）を越えてフロ
ーティングゲート１１０に注入される。
【０００７】このようにして注入された電子は、フロー
ティングゲート１１０が非常に低い導電率の酸化膜に囲
まれているために、ワード線１００とビット線１０２の
電圧を開放した後も、そのフローティングゲート１１０
に半永久的に留まり、記憶状態が保持される。この記憶
状態をデータ“０”とする。一方、ワード線とビット線
の何れかに電圧が印加されないメモリセルでは、そのフ
ローティングゲートに電子が注入されず、記憶状態がデ
ータ“１”になる。
ティングゲート１１０が非常に低い導電率の酸化膜に囲
まれているために、ワード線１００とビット線１０２の
電圧を開放した後も、そのフローティングゲート１１０
に半永久的に留まり、記憶状態が保持される。この記憶
状態をデータ“０”とする。一方、ワード線とビット線
の何れかに電圧が印加されないメモリセルでは、そのフ
ローティングゲートに電子が注入されず、記憶状態がデ
ータ“１”になる。
【０００８】そして、このメモリセル１０からデータを
読み出す場合には、ワード線１００の電位を例えば５Ｖ
にするとともにその他のワード線の電位を０Ｖにし、ま
た、ビット線１０２の電位を例えば１Ｖにするとともに
その他のビット線の電位を０Ｖにし、更に、ソース線１
０４の電位を０Ｖにする。
読み出す場合には、ワード線１００の電位を例えば５Ｖ
にするとともにその他のワード線の電位を０Ｖにし、ま
た、ビット線１０２の電位を例えば１Ｖにするとともに
その他のビット線の電位を０Ｖにし、更に、ソース線１
０４の電位を０Ｖにする。
【０００９】すると、メモリセル１０の記憶状態が
“０”でそのしきい値電圧が高い（例えば６〜８Ｖ）場
合には、そのメモリセルのドレインーソース間に電流が
流れないが、記憶状態が“１”でしきい値電圧が低い
（例えば２〜３Ｖ）場合には、そのメモリセルのドレイ
ン−ソース間に電流が流れる。そして、この電流の違い
をダミーセルの電流値と比較することにより、メモリセ
ル１０の記憶状態が検出され、データの読み出しが行わ
れる。
“０”でそのしきい値電圧が高い（例えば６〜８Ｖ）場
合には、そのメモリセルのドレインーソース間に電流が
流れないが、記憶状態が“１”でしきい値電圧が低い
（例えば２〜３Ｖ）場合には、そのメモリセルのドレイ
ン−ソース間に電流が流れる。そして、この電流の違い
をダミーセルの電流値と比較することにより、メモリセ
ル１０の記憶状態が検出され、データの読み出しが行わ
れる。
【００１０】
【発明が解決しようとする課題】従来のＥＰＲＯＭで
は、上述したように、１個のメモリセルに“０”と
“１”の２個の記憶状態しか与えていなかった。即ち、
単位メモリセルを１ビット（２値）のデータの記憶にし
か用いていなかった。このため、メモリセルアレイ全体
で記憶する情報量が少ないという欠点があった。
は、上述したように、１個のメモリセルに“０”と
“１”の２個の記憶状態しか与えていなかった。即ち、
単位メモリセルを１ビット（２値）のデータの記憶にし
か用いていなかった。このため、メモリセルアレイ全体
で記憶する情報量が少ないという欠点があった。
【００１１】そこで、本発明の目的は、特にメモリセル
の数を増やさなくてもその記憶容量を大きくすることが
できる不揮発性半導体記憶装置及びその書き込み方法な
らびに読み出し方法を提供することである。
の数を増やさなくてもその記憶容量を大きくすることが
できる不揮発性半導体記憶装置及びその書き込み方法な
らびに読み出し方法を提供することである。
【００１２】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、コントロールゲートとフローティングゲー
トの２重ゲート構造を有するメモリセルの前記フローテ
ィングゲートに電荷を注入することによってそのメモリ
セルのしきい値電圧を変化させ、このしきい値電圧の変
化状態を情報の記憶に利用する不揮発性半導体記憶装置
において、前記コントロールゲートに接続されたワード
線と、前記メモリセルに形成されたドレインに接続され
たビット線と、少なくとも３段階のレベルに変化する電
圧を前記ワード線に印加する書き込み電圧発生回路と、
前記ビット線に所定のタイミングでパルス状の電圧を印
加する書き込みパルス発生回路とを有する。
記憶装置は、コントロールゲートとフローティングゲー
トの２重ゲート構造を有するメモリセルの前記フローテ
ィングゲートに電荷を注入することによってそのメモリ
セルのしきい値電圧を変化させ、このしきい値電圧の変
化状態を情報の記憶に利用する不揮発性半導体記憶装置
において、前記コントロールゲートに接続されたワード
線と、前記メモリセルに形成されたドレインに接続され
たビット線と、少なくとも３段階のレベルに変化する電
圧を前記ワード線に印加する書き込み電圧発生回路と、
前記ビット線に所定のタイミングでパルス状の電圧を印
加する書き込みパルス発生回路とを有する。
【００１３】本発明の不揮発性半導体記憶装置の一態様
例においては、前記書き込み電圧発生回路が、２ｎ（ｎ
≧２）段階のレベルに階段状に変化する電圧を発生す
る。
例においては、前記書き込み電圧発生回路が、２ｎ（ｎ
≧２）段階のレベルに階段状に変化する電圧を発生す
る。
【００１４】本発明の不揮発性半導体記憶装置の書き込
み方法は、複数の前記メモリセルからなるマトリクスの
列線又は行線を構成する複数の前記ワード線のうちの選
択されたワード線に少なくとも３段階のレベルに変化す
る書き込み電圧を印加するとともに、前記選択されたワ
ード線に所望レベルの書き込み電圧が印加されている時
に、前記マトリクスの行線又は列線を構成する複数の前
記ビット線のうちの選択されたビット線にパルス状の電
圧を印加し、これにより、前記選択されたワード線と前
記選択されたビット線により選択されたメモリセルのフ
ローティングゲートに、前記選択されたビット線に前記
パルス状の電圧が印加された時に前記選択されたワード
線に印加されている書き込み電圧のレベルに対応した所
定量の電荷を注入し、その選択されたメモリセルに、そ
の書き込み電圧のレベルに対応した情報を記憶させる。
み方法は、複数の前記メモリセルからなるマトリクスの
列線又は行線を構成する複数の前記ワード線のうちの選
択されたワード線に少なくとも３段階のレベルに変化す
る書き込み電圧を印加するとともに、前記選択されたワ
ード線に所望レベルの書き込み電圧が印加されている時
に、前記マトリクスの行線又は列線を構成する複数の前
記ビット線のうちの選択されたビット線にパルス状の電
圧を印加し、これにより、前記選択されたワード線と前
記選択されたビット線により選択されたメモリセルのフ
ローティングゲートに、前記選択されたビット線に前記
パルス状の電圧が印加された時に前記選択されたワード
線に印加されている書き込み電圧のレベルに対応した所
定量の電荷を注入し、その選択されたメモリセルに、そ
の書き込み電圧のレベルに対応した情報を記憶させる。
【００１５】本発明の不揮発性半導体記憶装置の書き込
み方法の一態様例においては、前記選択されたワード線
に、２ｎ（ｎ≧２）段階のレベルに階段状に変化する電
圧を印加する。
み方法の一態様例においては、前記選択されたワード線
に、２ｎ（ｎ≧２）段階のレベルに階段状に変化する電
圧を印加する。
【００１６】本発明の不揮発性半導体記憶装置は、少な
くとも３つの異なるデータの１つを選択的に記憶するこ
とのできる不揮発性半導体記憶装置であって、コントロ
ールゲート、フローテングゲート、ドレイン、ソースを
有する複数のメモリセルを含むメモリアレイと、記憶し
ようとするデータの数に対応する数の異なるレベルに階
段状に変化する階段状電圧を発生する手段と、所定の電
圧レベルと所定のパルス幅を有するパルス電圧を発生す
る手段と、前記複数のメモリセルの１つを選択する手段
と、前記選択されたメモリセルのコントロールゲートと
ドレインに、前記階段状電圧と前記パルス電圧をそれぞ
れ印加し、前記少なくとも３つの異なるデータの何れを
前記選択されたメモリセルに記憶すべきかによって、前
記コントロールゲートへの前記階段状電圧の印加のタイ
ミングに対する前記ドレインへの前記パルス電圧の印加
の相対的タイミングを制御する手段とを有する。
くとも３つの異なるデータの１つを選択的に記憶するこ
とのできる不揮発性半導体記憶装置であって、コントロ
ールゲート、フローテングゲート、ドレイン、ソースを
有する複数のメモリセルを含むメモリアレイと、記憶し
ようとするデータの数に対応する数の異なるレベルに階
段状に変化する階段状電圧を発生する手段と、所定の電
圧レベルと所定のパルス幅を有するパルス電圧を発生す
る手段と、前記複数のメモリセルの１つを選択する手段
と、前記選択されたメモリセルのコントロールゲートと
ドレインに、前記階段状電圧と前記パルス電圧をそれぞ
れ印加し、前記少なくとも３つの異なるデータの何れを
前記選択されたメモリセルに記憶すべきかによって、前
記コントロールゲートへの前記階段状電圧の印加のタイ
ミングに対する前記ドレインへの前記パルス電圧の印加
の相対的タイミングを制御する手段とを有する。
【００１７】本発明の不揮発性半導体記憶装置の一態様
例において、前記パルス電圧のパルス幅は、前記階段状
電圧の継続時間よりも短い。
例において、前記パルス電圧のパルス幅は、前記階段状
電圧の継続時間よりも短い。
【００１８】本発明の不揮発性半導体記憶装置の一態様
例において、前記パルス電圧のパルス幅は、前記階段状
電圧の発生するそれぞれのレベルの電圧の継続時間の中
で最も短い継続時間よりも長くないパルス幅である。
例において、前記パルス電圧のパルス幅は、前記階段状
電圧の発生するそれぞれのレベルの電圧の継続時間の中
で最も短い継続時間よりも長くないパルス幅である。
【００１９】本発明の不揮発性半導体記憶装置の一態様
例において、各メモリセルに記憶される前記少なくとも
３つの異なるデータは、そのメモリセルのしきい値電圧
の少なくとも３つの異なるレベルにそれぞれ対応し、前
記階段状電圧の異なるレベルは、前記異なるしきい値電
圧レベルによって決められる。
例において、各メモリセルに記憶される前記少なくとも
３つの異なるデータは、そのメモリセルのしきい値電圧
の少なくとも３つの異なるレベルにそれぞれ対応し、前
記階段状電圧の異なるレベルは、前記異なるしきい値電
圧レベルによって決められる。
【００２０】本発明の不揮発性半導体記憶装置の一態様
例において、前記相対的タイミングを制御する手段は、
前記コントロールゲートに印加された階段状電圧の電圧
レベルが、前記選択されたメモリセルに記憶しようとす
る前記少なくとも３つの異なるデータの１つに対応する
レベルにあるとき、前記ドレインに前記パルス電圧が印
加されるように、前記コントロールゲートへの前記階段
伏電圧の印加タイミングと、前記ドレインへの前記パル
ス電圧の印加のタイミングを制御する。
例において、前記相対的タイミングを制御する手段は、
前記コントロールゲートに印加された階段状電圧の電圧
レベルが、前記選択されたメモリセルに記憶しようとす
る前記少なくとも３つの異なるデータの１つに対応する
レベルにあるとき、前記ドレインに前記パルス電圧が印
加されるように、前記コントロールゲートへの前記階段
伏電圧の印加タイミングと、前記ドレインへの前記パル
ス電圧の印加のタイミングを制御する。
【００２１】本発明の不揮発性半導体記憶装置の一態様
例においては、前記記憶しようとする異なるデータの数
が２ｎ（ｎ≧２の正の整数）で、前記階段状電圧は異な
る２ｎのレベルをもつ。
例においては、前記記憶しようとする異なるデータの数
が２ｎ（ｎ≧２の正の整数）で、前記階段状電圧は異な
る２ｎのレベルをもつ。
【００２２】本発明の不揮発性半導体記憶装置は、少な
くとも３つの異なるデータの１つを選択的に記憶するこ
とのできる不揮発性半導体記憶装置であって、コントロ
ールゲート、フローテングゲート、ドレイン、ソースを
有する複数のメモリセルを含むメモリアレイと、前記複
数のメモリセルの１つを選択する手段と、前記選択され
たメモリセルに前記異なるデータの１つを書き込むモー
ドである書き込みモードと、前記選択されたメモリセル
に記憶されたデータを読み出すモードである読み出しモ
ードとの間で、前記不揮発性半導体記憶装置の動作を切
換える手段と、前記不揮発性半導体記憶装置が前記書き
込みモードに設定されたとき、前記記憶しようとするデ
ータの数に対応する数の異なるレベルに階段状に変化す
る第１の階段状電圧を発生し、前記不揮発性半導体記憶
装置が前記読み出しモードに設定されたとき、前記記憶
しようとするデータの数に対応する数の異なるレベルに
階段状に変化する第２の階段状電圧を発生する手段と、
前記不揮発性半導体記憶装置が前記書き込みモードに設
定されたとき、所定のパルス幅と、所定の電圧レベルを
もった第１のパルス電圧を発生し、前記不揮発性半導体
記憶装置が前記読み出しモードに設定されたとき、所定
のパルス幅の一定電圧の第２のパルス電圧を発生する手
段と、前記不揮発性半導体記憶装置が前記書き込みモー
ドに設定されたとき、前記選択されたメモリセルの前記
コントロールゲートと前記ドレインに、前記第１の階段
状電圧と前記第１のパルス電圧をそれぞれ印加し、前記
選択されたメモリセルに記憶されるべきデータに応じ
て、前記コントロールゲートへの前記第１の階段状電圧
の印加のタイミングに対する、前記ドレインへの前記第
１のパルス電圧の印加の相対的タイミングを制御し、前
記不揮発性半導体記憶装置が前記読み出しモードに設定
されたとき、前記選択されたメモリセルの前記コントロ
ールゲートと前記ドレインに、前記第２の階段状電圧と
前記第２のパルス電圧をそれぞれ印加し、前記第２の階
段状電圧が前記コントロールゲートに印加されている間
は少なくとも、前記第２のパルス電圧が前記ドレインに
印加されている様に、前記コントロールゲートへの前記
第２の階段状電圧の印加のタイミングに対して、前記ド
レインへの前記第２のパルス電圧の印加の相対的タイミ
ングを制御する手段と、前記不揮発性半導体記憶装置が
前記読み出しモードに設定されたとき、前記コントロー
ルゲートに印加される前記第２の階段状電圧のそれぞれ
のレベルにおいて、前記選択されたメモリセルのドレイ
ン−ソース回路に流れる電流を検出する手段とを有す
る。
くとも３つの異なるデータの１つを選択的に記憶するこ
とのできる不揮発性半導体記憶装置であって、コントロ
ールゲート、フローテングゲート、ドレイン、ソースを
有する複数のメモリセルを含むメモリアレイと、前記複
数のメモリセルの１つを選択する手段と、前記選択され
たメモリセルに前記異なるデータの１つを書き込むモー
ドである書き込みモードと、前記選択されたメモリセル
に記憶されたデータを読み出すモードである読み出しモ
ードとの間で、前記不揮発性半導体記憶装置の動作を切
換える手段と、前記不揮発性半導体記憶装置が前記書き
込みモードに設定されたとき、前記記憶しようとするデ
ータの数に対応する数の異なるレベルに階段状に変化す
る第１の階段状電圧を発生し、前記不揮発性半導体記憶
装置が前記読み出しモードに設定されたとき、前記記憶
しようとするデータの数に対応する数の異なるレベルに
階段状に変化する第２の階段状電圧を発生する手段と、
前記不揮発性半導体記憶装置が前記書き込みモードに設
定されたとき、所定のパルス幅と、所定の電圧レベルを
もった第１のパルス電圧を発生し、前記不揮発性半導体
記憶装置が前記読み出しモードに設定されたとき、所定
のパルス幅の一定電圧の第２のパルス電圧を発生する手
段と、前記不揮発性半導体記憶装置が前記書き込みモー
ドに設定されたとき、前記選択されたメモリセルの前記
コントロールゲートと前記ドレインに、前記第１の階段
状電圧と前記第１のパルス電圧をそれぞれ印加し、前記
選択されたメモリセルに記憶されるべきデータに応じ
て、前記コントロールゲートへの前記第１の階段状電圧
の印加のタイミングに対する、前記ドレインへの前記第
１のパルス電圧の印加の相対的タイミングを制御し、前
記不揮発性半導体記憶装置が前記読み出しモードに設定
されたとき、前記選択されたメモリセルの前記コントロ
ールゲートと前記ドレインに、前記第２の階段状電圧と
前記第２のパルス電圧をそれぞれ印加し、前記第２の階
段状電圧が前記コントロールゲートに印加されている間
は少なくとも、前記第２のパルス電圧が前記ドレインに
印加されている様に、前記コントロールゲートへの前記
第２の階段状電圧の印加のタイミングに対して、前記ド
レインへの前記第２のパルス電圧の印加の相対的タイミ
ングを制御する手段と、前記不揮発性半導体記憶装置が
前記読み出しモードに設定されたとき、前記コントロー
ルゲートに印加される前記第２の階段状電圧のそれぞれ
のレベルにおいて、前記選択されたメモリセルのドレイ
ン−ソース回路に流れる電流を検出する手段とを有す
る。
【００２３】本発明の不揮発性半導体記憶装置の一態様
例において、前記第１のパルス電圧のパルス幅は、前記
第１の階段状電圧の継続時間よりも短い。
例において、前記第１のパルス電圧のパルス幅は、前記
第１の階段状電圧の継続時間よりも短い。
【００２４】本発明の不揮発性半導体記憶装置の一態様
例において、前記第２のパルス電圧のパルス幅は、前記
第２の階段状電圧の継続時間よりも短い。
例において、前記第２のパルス電圧のパルス幅は、前記
第２の階段状電圧の継続時間よりも短い。
【００２５】本発明の不揮発性半導体記憶装置の一態様
例において、前記第１のパルス電圧のパルス幅は、前記
第１の階段状電圧の発生するそれぞれのレベルの電圧の
継続時間の中で最も短い継続時間よりも長くないパルス
幅である。
例において、前記第１のパルス電圧のパルス幅は、前記
第１の階段状電圧の発生するそれぞれのレベルの電圧の
継続時間の中で最も短い継続時間よりも長くないパルス
幅である。
【００２６】本発明の不揮発性半導体記憶装置の書き込
み方法は、コントロールゲート、フローテングゲート、
ドレイン、ソースを有する複数のメモリセルを含むメモ
リアレイを備えた不揮発性半導体記憶装置に、少なくと
も３つの異なるデータの１つを選択的に書き込む方法で
あって、前記複数のメモリセルの１つを選択し、前記選
択されたメモリセルへ前記少なくとも３つの異なるデー
タのうちの１つを書き込むときに、前記異なるデータの
数に対応した数の異なるレベルに階段状に変化する階段
状電圧を発生して、前記選択されたメモリセルのゲート
電極に印加し、所定のパルス幅と、所定電圧レベルを有
するパルス電圧を発生し、前記選択されたメモリセルの
ドレインへ印加し、前記少なくとも３つの異なるデータ
の何れを、前記選択されたメモリセルに書き込むべきか
によって、前記コントロールゲートへの前記階段状電圧
の印加のタイミングに対する、前記ドレインへの前記パ
ルス電圧の印加の相対的タイミングを制御する。
み方法は、コントロールゲート、フローテングゲート、
ドレイン、ソースを有する複数のメモリセルを含むメモ
リアレイを備えた不揮発性半導体記憶装置に、少なくと
も３つの異なるデータの１つを選択的に書き込む方法で
あって、前記複数のメモリセルの１つを選択し、前記選
択されたメモリセルへ前記少なくとも３つの異なるデー
タのうちの１つを書き込むときに、前記異なるデータの
数に対応した数の異なるレベルに階段状に変化する階段
状電圧を発生して、前記選択されたメモリセルのゲート
電極に印加し、所定のパルス幅と、所定電圧レベルを有
するパルス電圧を発生し、前記選択されたメモリセルの
ドレインへ印加し、前記少なくとも３つの異なるデータ
の何れを、前記選択されたメモリセルに書き込むべきか
によって、前記コントロールゲートへの前記階段状電圧
の印加のタイミングに対する、前記ドレインへの前記パ
ルス電圧の印加の相対的タイミングを制御する。
【００２７】本発明の不揮発性半導体記憶装置の書き込
み方法の一態様例において、前記パルス電圧のパルス幅
は、前記階段状電圧の継続時間よりも短い。
み方法の一態様例において、前記パルス電圧のパルス幅
は、前記階段状電圧の継続時間よりも短い。
【００２８】本発明の不揮発性半導体記憶装置の書き込
み方法の一態様例において、前記パルス電圧のパルス幅
は、前記階段状電圧の発生するそれぞれのレベルの電圧
の継続時間の中で最も短い継続時間よりも短いパルス幅
である。
み方法の一態様例において、前記パルス電圧のパルス幅
は、前記階段状電圧の発生するそれぞれのレベルの電圧
の継続時間の中で最も短い継続時間よりも短いパルス幅
である。
【００２９】本発明の不揮発性半導体記憶装置の書き込
み方法の一態様例においては、前記少なくとも３つの異
なるデータ、前記各メモリセルのしきい値電圧の設定さ
れる異なるレベルに対応する。
み方法の一態様例においては、前記少なくとも３つの異
なるデータ、前記各メモリセルのしきい値電圧の設定さ
れる異なるレベルに対応する。
【００３０】本発明の不揮発性半導体記憶装置の書き込
み方法の一態様例において、前記階段状電圧の異なるレ
ベルは、前記各メモリセルのしきい値電圧の異なるレベ
ルに基づいて決められる。
み方法の一態様例において、前記階段状電圧の異なるレ
ベルは、前記各メモリセルのしきい値電圧の異なるレベ
ルに基づいて決められる。
【００３１】本発明の不揮発性半導体記憶装置の書き込
み方法の一態様例においては、前記異なるデータの数が
２ｎ（ｎ≧２の正の整数）で、前記階段状電圧は異なる
２ｎのレベルをもつ。
み方法の一態様例においては、前記異なるデータの数が
２ｎ（ｎ≧２の正の整数）で、前記階段状電圧は異なる
２ｎのレベルをもつ。
【００３２】本発明の不揮発性半導体記憶装置の読み出
し方法は、コントロールゲート、フローテングゲート、
ドレイン、ソースを有する複数のメモリセルを含むメモ
リアレイを備えた不揮発性半導体記憶装置に書き込まれ
た、少なくとも３つの異なるデータの１つを読み出す方
法であって、読み出すべき前記複数のメモリセルの１つ
を選択し、前記異なるデータの数に対応した数の異なる
レベルに階段状に変化する階段状電圧を発生して、前記
選択されたメモリセルのコントロールゲートに印加し、
所定のパルス幅をもった、一定電圧のパルス電圧を発生
して、前記選択されたメモリセルのドレインに印加し、
前記選択されたメモリセルの前記コントロールゲートに
印加された前記階段状電圧の各レベルにおいて、前記選
択されたメモリセルのドレイン−ソース電流を検出す
る。
し方法は、コントロールゲート、フローテングゲート、
ドレイン、ソースを有する複数のメモリセルを含むメモ
リアレイを備えた不揮発性半導体記憶装置に書き込まれ
た、少なくとも３つの異なるデータの１つを読み出す方
法であって、読み出すべき前記複数のメモリセルの１つ
を選択し、前記異なるデータの数に対応した数の異なる
レベルに階段状に変化する階段状電圧を発生して、前記
選択されたメモリセルのコントロールゲートに印加し、
所定のパルス幅をもった、一定電圧のパルス電圧を発生
して、前記選択されたメモリセルのドレインに印加し、
前記選択されたメモリセルの前記コントロールゲートに
印加された前記階段状電圧の各レベルにおいて、前記選
択されたメモリセルのドレイン−ソース電流を検出す
る。
【００３３】本発明の不揮発性半導体記憶装置の読み出
し方法の一態様例において、前記パルス電圧のパルス幅
は、前記階段状電圧の継続時間よりも短くないパルス幅
である。
し方法の一態様例において、前記パルス電圧のパルス幅
は、前記階段状電圧の継続時間よりも短くないパルス幅
である。
【００３４】本発明の不揮発性半導体記憶装置の読み出
し方法の一態様例においては、それぞれがメモリセルと
同一の構成及び電気的特性を有する複数のリファレンス
セルを設け、前記選択されたメモリセルのドレイン−ソ
ース電流を検出後に、前記選択されたメモリセルのドレ
イン−ソース電流を、それぞれのリファレンスセルのド
レイン−ソース電流と順次比較し、前記選択されたメモ
リセルに書き込まれたデータを判定する。
し方法の一態様例においては、それぞれがメモリセルと
同一の構成及び電気的特性を有する複数のリファレンス
セルを設け、前記選択されたメモリセルのドレイン−ソ
ース電流を検出後に、前記選択されたメモリセルのドレ
イン−ソース電流を、それぞれのリファレンスセルのド
レイン−ソース電流と順次比較し、前記選択されたメモ
リセルに書き込まれたデータを判定する。
【００３５】
【作用】本発明においては、単位メモリセルに３値以上
のデータ、例えば、２ｎ（ｎ≧２）段階のレベルに変化
する書き込み電圧を用いて書き込みを行った場合にはｎ
ビット（２ｎ値）のデータを記憶させることができるの
で、特にメモリセルの数を増やさなくても、装置全体の
記憶容量を大きくすることができる。
のデータ、例えば、２ｎ（ｎ≧２）段階のレベルに変化
する書き込み電圧を用いて書き込みを行った場合にはｎ
ビット（２ｎ値）のデータを記憶させることができるの
で、特にメモリセルの数を増やさなくても、装置全体の
記憶容量を大きくすることができる。
【００３６】
【実施例】以下、本発明を実施例につき図面を参照して
説明する。
説明する。
【００３７】図１（ａ）に、本発明を適用したＥＰＲＯ
Ｍの主要構成を示す。
Ｍの主要構成を示す。
【００３８】同図において、メモリセルアレイ１を構成
する各メモリセルの構成並びにそれらとワード線、ビッ
ト線及びソース線との接続は、図３で説明したものと同
じである。そして、各メモリセルのコントロールゲート
に接続されたワード線が列デコーダ２に接続され、一
方、各メモリセルのドレインに接続されたビット線が行
セレクタ４を介して行デコーダ３に接続されている。
する各メモリセルの構成並びにそれらとワード線、ビッ
ト線及びソース線との接続は、図３で説明したものと同
じである。そして、各メモリセルのコントロールゲート
に接続されたワード線が列デコーダ２に接続され、一
方、各メモリセルのドレインに接続されたビット線が行
セレクタ４を介して行デコーダ３に接続されている。
【００３９】そして、アドレスバッファ５を介して入力
されたアドレス信号がこれらのデコーダ２及び３に送ら
れ、これらのデコーダ２及び３で夫々列線（ワード線）
及び行線（ビット線）の選択が行われる。
されたアドレス信号がこれらのデコーダ２及び３に送ら
れ、これらのデコーダ２及び３で夫々列線（ワード線）
及び行線（ビット線）の選択が行われる。
【００４０】また、レベルが階段状に変化する電圧を発
生する可変電圧発生回路６が列デコーダ２を介してメモ
リセルアレイ１の各ワード線に接続されるとともに、パ
ルス状の電圧を発生するパルス発生回路７が行セレクタ
４を介してメモリセルアレイ１の各ビット線に接続され
ている。なお、図中、８は読み出し回路である。
生する可変電圧発生回路６が列デコーダ２を介してメモ
リセルアレイ１の各ワード線に接続されるとともに、パ
ルス状の電圧を発生するパルス発生回路７が行セレクタ
４を介してメモリセルアレイ１の各ビット線に接続され
ている。なお、図中、８は読み出し回路である。
【００４１】次に、図１（ａ）（ｂ）及び図３を参照し
て本実施例のＥＰＲＯＭの書き込み動作を説明する。
て本実施例のＥＰＲＯＭの書き込み動作を説明する。
【００４２】今、図３のメモリセル１０に書き込みを行
う場合には、図１（ｂ）に示すように、０Ｖから１ｍｓ
毎に１０Ｖ、１１Ｖ、１２Ｖと階段状にレベルが変化す
る階段状電圧を、半導体チップ内に内蔵する可変電圧発
生回路６で発生させ、この階段状電圧を、列デコーダ２
により選択したワード線１００に印加し、その他のワー
ド線の電位を全て０Ｖにする。
う場合には、図１（ｂ）に示すように、０Ｖから１ｍｓ
毎に１０Ｖ、１１Ｖ、１２Ｖと階段状にレベルが変化す
る階段状電圧を、半導体チップ内に内蔵する可変電圧発
生回路６で発生させ、この階段状電圧を、列デコーダ２
により選択したワード線１００に印加し、その他のワー
ド線の電位を全て０Ｖにする。
【００４３】そして、例えば、ワード線１００に１１Ｖ
の電圧が印加されているタイミングに合わせて、行デコ
ーダ３により選択したビット線１０２にパルス発生回路
７から例えば８．５Ｖの電圧を０．８ｍｓの間だけ印加
し、その他のビット線の電位は全て０Ｖにする。この印
加時間は、０．５〜１ｍｓの間の適当な値を設定可能で
ある。また、共通ソース１０４の電位は０Ｖにする。
の電圧が印加されているタイミングに合わせて、行デコ
ーダ３により選択したビット線１０２にパルス発生回路
７から例えば８．５Ｖの電圧を０．８ｍｓの間だけ印加
し、その他のビット線の電位は全て０Ｖにする。この印
加時間は、０．５〜１ｍｓの間の適当な値を設定可能で
ある。また、共通ソース１０４の電位は０Ｖにする。
【００４４】これによりメモリセル１０のドレイン−ソ
ース間にチャネルが形成され、且つ、高いゲート電圧と
ドレイン電圧のためにドレイン近傍で発生したホットエ
レクトロンがシリコン−ゲート酸化膜間の電位障壁を越
えてフローティングゲート１１０に注入されることによ
り情報が書き込まれる。この結果、メモリセル１０のし
きい値電圧が約４Ｖになり、この状態を“１０”状態と
する。
ース間にチャネルが形成され、且つ、高いゲート電圧と
ドレイン電圧のためにドレイン近傍で発生したホットエ
レクトロンがシリコン−ゲート酸化膜間の電位障壁を越
えてフローティングゲート１１０に注入されることによ
り情報が書き込まれる。この結果、メモリセル１０のし
きい値電圧が約４Ｖになり、この状態を“１０”状態と
する。
【００４５】同様にして、ワード線１００に１０Ｖの電
圧が印加されているタイミングに合わせて、ビット線１
０２に８．５Ｖのパルス状電圧を印加すると、メモリセ
ル１０のしきい値電圧は約３Ｖになり、この状態を“０
１”状態とする。
圧が印加されているタイミングに合わせて、ビット線１
０２に８．５Ｖのパルス状電圧を印加すると、メモリセ
ル１０のしきい値電圧は約３Ｖになり、この状態を“０
１”状態とする。
【００４６】更に、ワード線１００に１２Ｖの電圧が印
加されているタイミングに合わせて、ビット線１０２に
８．５Ｖのパルス状電圧を印加すると、メモリセル１０
のしきい値電圧は約５Ｖになり、この状態を“１１”状
態とする。
加されているタイミングに合わせて、ビット線１０２に
８．５Ｖのパルス状電圧を印加すると、メモリセル１０
のしきい値電圧は約５Ｖになり、この状態を“１１”状
態とする。
【００４７】そして、メモリセル１０に書き込みを行っ
ていない状態を“００”状態とする。この状態でのメモ
リセル１０のしきい値電圧は約２Ｖである。
ていない状態を“００”状態とする。この状態でのメモ
リセル１０のしきい値電圧は約２Ｖである。
【００４８】以上に説明したように、プログラミング方
式は、チャネルホットエレクトロン注入方式を用い、コ
ントロールゲートにかける電圧（ＶＣＧ）によりプログ
ラミング後のしきい値電圧（Ｖｔｈ）が変化する特性を
利用する。図４に、コントロールゲートにかける電圧を
変化させた場合の書き込み時間と書き込み後のしきい値
電圧との関係を示す。内蔵回路から発生したステップ状
の電圧を選択ワード線に印加し、ビット線にかけるパル
スのタイミングを制御することにより、プログラミング
後のしきい値電圧（Ｖｔｈ）を４種類設定することが可
能となる。しきい値電圧の設定値は、書き込まない状態
を１状態とし、他の状態は、３〔Ｖ〕から１〔Ｖ〕おき
に設定する。
式は、チャネルホットエレクトロン注入方式を用い、コ
ントロールゲートにかける電圧（ＶＣＧ）によりプログ
ラミング後のしきい値電圧（Ｖｔｈ）が変化する特性を
利用する。図４に、コントロールゲートにかける電圧を
変化させた場合の書き込み時間と書き込み後のしきい値
電圧との関係を示す。内蔵回路から発生したステップ状
の電圧を選択ワード線に印加し、ビット線にかけるパル
スのタイミングを制御することにより、プログラミング
後のしきい値電圧（Ｖｔｈ）を４種類設定することが可
能となる。しきい値電圧の設定値は、書き込まない状態
を１状態とし、他の状態は、３〔Ｖ〕から１〔Ｖ〕おき
に設定する。
【００４９】次に、本実施例のＥＰＲＯＭの読み出し動
作を説明する。
作を説明する。
【００５０】今、メモリセル１０の読み出しを行う場合
には、０Ｖから１ｍｓ毎に２．５Ｖ、３．５Ｖ、４．５
Ｖと階段状にレベルが変化する階段状電圧を可変電圧発
生回路６で発生させ、この階段状電圧をワード線１００
に印加し、その他のワード線の電位を全て０Ｖにする。
また、ビット線１０２の電位を例えば１Ｖにするととも
にその他のビット線の電位を全て０Ｖにし、更に、共通
ソース１０４の電位を０Ｖにする。
には、０Ｖから１ｍｓ毎に２．５Ｖ、３．５Ｖ、４．５
Ｖと階段状にレベルが変化する階段状電圧を可変電圧発
生回路６で発生させ、この階段状電圧をワード線１００
に印加し、その他のワード線の電位を全て０Ｖにする。
また、ビット線１０２の電位を例えば１Ｖにするととも
にその他のビット線の電位を全て０Ｖにし、更に、共通
ソース１０４の電位を０Ｖにする。
【００５１】そして、ワード線１００に２．５Ｖの電圧
が印加されている時にメモリセル１０のドレイン−ソー
ス間に電流が流れた場合には、読み出し回路８は“０
０”のデータを出力する。また、ワード線１００に２．
５Ｖの電圧が印加されている時にはドレイン−ソース間
に電流が流れず、３．５Ｖの電圧が印加された時に電流
が流れた場合には、読み出し回路８は“０１”のデータ
を出力する。更に、ワード線１００に３．５Ｖの電圧が
印加されている時にもドレイン−ソース間に電流が流れ
ず、４．５Ｖの電圧が印加された時に初めて電流が流れ
た場合には、読み出し回路８は“１０”のデータを出力
する。そして、４．５Ｖの電圧が印加されている時にも
電流が流れなかった場合には、読み出し回路８は“１
１”のデータを出力する。
が印加されている時にメモリセル１０のドレイン−ソー
ス間に電流が流れた場合には、読み出し回路８は“０
０”のデータを出力する。また、ワード線１００に２．
５Ｖの電圧が印加されている時にはドレイン−ソース間
に電流が流れず、３．５Ｖの電圧が印加された時に電流
が流れた場合には、読み出し回路８は“０１”のデータ
を出力する。更に、ワード線１００に３．５Ｖの電圧が
印加されている時にもドレイン−ソース間に電流が流れ
ず、４．５Ｖの電圧が印加された時に初めて電流が流れ
た場合には、読み出し回路８は“１０”のデータを出力
する。そして、４．５Ｖの電圧が印加されている時にも
電流が流れなかった場合には、読み出し回路８は“１
１”のデータを出力する。
【００５２】以上に説明したように、本実施例のＥＰＲ
ＯＭでは、１個のメモリセルに“００”〜“１１”の４
値即ち２ビットのデータを記憶させることができ、且
つ、これを読み出すことができる。
ＯＭでは、１個のメモリセルに“００”〜“１１”の４
値即ち２ビットのデータを記憶させることができ、且
つ、これを読み出すことができる。
【００５３】なお、記憶状態の消去は、従来よりよく知
られている紫外線の照射により全メモリセルを一括して
行われる。
られている紫外線の照射により全メモリセルを一括して
行われる。
【００５４】また、以上の実施例において具体的な電圧
値を示したが、これらの電圧値は、メモリセルの構造、
特にゲート酸化膜や層間絶縁膜の容量並びに容量結合係
数（カップリングレシオ）の値により適宜変更されるべ
きものである。
値を示したが、これらの電圧値は、メモリセルの構造、
特にゲート酸化膜や層間絶縁膜の容量並びに容量結合係
数（カップリングレシオ）の値により適宜変更されるべ
きものである。
【００５５】次に、図２に示すメモリセルの等価回路を
用いて、コントロールゲートに印加する電圧により書き
込み後のしきい値電圧が変化することを原理的に説明す
る。
用いて、コントロールゲートに印加する電圧により書き
込み後のしきい値電圧が変化することを原理的に説明す
る。
【００５６】今、コントロールゲート、フローティング
ゲート、ドレイン、ソース及び基板の電位を夫々
ＶＣＧ、ＶＦＧ、ＶＤ、ＶＳ及びＶｓＵＢとし、コント
ロールゲートとフローティングゲートの間、フローティ
ングゲートと基板の間、フローティングゲートとドレイ
ンの間及びフローティングゲートとソースの間の容量を
夫々Ｃ２、Ｃ１、Ｃ４及びＣ３とする。
ゲート、ドレイン、ソース及び基板の電位を夫々
ＶＣＧ、ＶＦＧ、ＶＤ、ＶＳ及びＶｓＵＢとし、コント
ロールゲートとフローティングゲートの間、フローティ
ングゲートと基板の間、フローティングゲートとドレイ
ンの間及びフローティングゲートとソースの間の容量を
夫々Ｃ２、Ｃ１、Ｃ４及びＣ３とする。
【００５７】そして、フローティングゲートに蓄積され
ている電荷の量をＱとすると、電荷保存則により、 Ｑ＝Ｃ２（ＶＦＧ−ＶＣＧ）＋Ｃ１（ＶＦＧ−ＶＳＵＢ） ＋Ｃ３（ＶＦＧ−ＶＳ）＋Ｃ４（ＶＦＧ−ＶＤ） …（１） となる。
ている電荷の量をＱとすると、電荷保存則により、 Ｑ＝Ｃ２（ＶＦＧ−ＶＣＧ）＋Ｃ１（ＶＦＧ−ＶＳＵＢ） ＋Ｃ３（ＶＦＧ−ＶＳ）＋Ｃ４（ＶＦＧ−ＶＤ） …（１） となる。
【００５８】ここで、ＶＳ＝ＶＳＵＢ＝０とすると、 ＶＦＧ＝（Ｃ２・ＶＣＧ＋Ｃ４・ＶＤ＋Ｑ）／ＣＴ …（２） 但し、ＣＴ＝Ｃ１＋Ｃ２＋Ｃ３＋Ｃ４となる。
【００５９】そして、コントロールゲート及びフローテ
ィングゲートからみたトランジスタのしきい値電圧を夫
々ＶＴ及びＶＦＴとすると、Ｑ＝０の時は、 ＶＦＴ＝（Ｃ２・ＶＴ＋Ｃ４・ＶＤ）／ＣＴ …（３） Ｑ＝ΔＱの時は、 ＶＦＴ′＝（Ｃ２・ＶＴ′＋Ｃ４・ＶＤ＋ΔＱ）／ＣＴ …（４） が夫々成立する。
ィングゲートからみたトランジスタのしきい値電圧を夫
々ＶＴ及びＶＦＴとすると、Ｑ＝０の時は、 ＶＦＴ＝（Ｃ２・ＶＴ＋Ｃ４・ＶＤ）／ＣＴ …（３） Ｑ＝ΔＱの時は、 ＶＦＴ′＝（Ｃ２・ＶＴ′＋Ｃ４・ＶＤ＋ΔＱ）／ＣＴ …（４） が夫々成立する。
【００６０】ここで、フローティングゲートからみたト
ランジスタのしきい値電圧はＱの値にかかわらず一定な
ので、ＶＦＴ＝ＶＦＴ′である。
ランジスタのしきい値電圧はＱの値にかかわらず一定な
ので、ＶＦＴ＝ＶＦＴ′である。
【００６１】従って、（４）式−（３）式から、 Ｃ２（ＶＴ′−ＶＴ）／ＣＴ＝ΔＱ／ＣＴ …（５） となる。
【００６２】依って、ＶＴ−ＶＴ′＝ΔＶＴとすると、 Ｃ２・ΔＶＴ＝−ΔＱ …（６） となる。
【００６３】ところで、ＶＣＧを微小量だけ増加させて
ＶＣＧ＋ΔＶＣＧにすると、ＱもＱ＋ΔＱになるので、
（２）式は、 ＶＦＧ＋ΔＶＦＧ＝｛Ｃ２（ＶＣＧ＋ΔＶＣＧ）＋Ｃ４・ＶＤ ＋（Ｑ＋ΔＱ）｝／ＣＴ …（７） になる。
ＶＣＧ＋ΔＶＣＧにすると、ＱもＱ＋ΔＱになるので、
（２）式は、 ＶＦＧ＋ΔＶＦＧ＝｛Ｃ２（ＶＣＧ＋ΔＶＣＧ）＋Ｃ４・ＶＤ ＋（Ｑ＋ΔＱ）｝／ＣＴ …（７） になる。
【００６４】従って、（７）式−（２）式から、 ΔＶＦＧ＝（Ｃ２・ΔＶＣＧ＋ΔＱ）／ＣＴ …（８） となる。
【００６５】（８）式に（６）式を代入すると、 ΔＶＦＧ＝Ｃ２（ΔＶＣＧ−ΔＶＴ）／ＣＴ …（９） になる。
【００６６】ここで、フローティングゲートに電荷を注
入する時間が充分に経過した後には、ΔＶＦＧ＝０にな
る。
入する時間が充分に経過した後には、ΔＶＦＧ＝０にな
る。
【００６７】従って、 ΔＶＣＧ＝ΔＶＴ …（１０） になる。
【００６８】これにより、コントロールゲートに印加す
る電圧によって書き込み後のしきい値電圧が変化するこ
とが分かる。
る電圧によって書き込み後のしきい値電圧が変化するこ
とが分かる。
【００６９】
【発明の効果】本発明によれば、ＥＰＲＯＭ等の不揮発
性半導体記憶装置の単位メモリセルに３値以上例えばｎ
（ｎ≧２）ビットのデータを記憶させることができるの
で、特にメモリセルの数を増やさなくても大きな記憶容
量を得ることができる。
性半導体記憶装置の単位メモリセルに３値以上例えばｎ
（ｎ≧２）ビットのデータを記憶させることができるの
で、特にメモリセルの数を増やさなくても大きな記憶容
量を得ることができる。
【図１】本発明の一実施例によるＥＰＲＯＭの要部構成
を示す回路ブロック図及び書き込み時の印加電圧を示す
タイミングチャートである。
を示す回路ブロック図及び書き込み時の印加電圧を示す
タイミングチャートである。
【図２】ＥＰＲＯＭの単位メモリセルの等価回路図であ
る。
る。
【図３】ＥＰＲＯＭの４個のメモリセルの電気的結線図
である。
である。
【図４】コントロールゲートに印加する電圧を変化させ
た場合の書き込み時間と書き込み後のしきい値電圧との
関係を示す特性図である。
た場合の書き込み時間と書き込み後のしきい値電圧との
関係を示す特性図である。
１ メモリセルアレイ ２ 列デコーダ ３ 行デコーダ ６ 可変電圧発生回路 ７ パルス発生回路 ８ 読み出し回路 １０、１１、１２、１３ メモリセル １００、１０１ ワード線（コントロールゲート） １０２、１０３ ビット線 １０４ ソース線 １１０、１１１、１１２、１１３ フローティングゲー
ト
ト
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 康夫 相模原市淵野辺５−10−１ 新日本製鐵 株式会社エレクトロニクス研究所内 (72)発明者 江川 雄一 相模原市淵野辺５−10−１ 新日本製鐵 株式会社エレクトロニクス研究所内 (56)参考文献 特開 平３−237692（ＪＰ，Ａ) 特開 昭62−6493（ＪＰ，Ａ) 特開 昭62−257699（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/02
Claims (19)
- 【請求項１】 少なくとも３つの異なるデータの１つを
選択的に記憶することのできる不揮発性半導体記憶装置
であって、 コントロールゲート、フローテングゲート、ドレイン、
ソースを有する複数のメモリセルを含むメモリアレイ
と、 記憶しようとするデータの数に対応する数の異なるレベ
ルに階段状に変化する階段状電圧を発生する手段と、 所定の電圧レベルと所定のパルス幅を有するパルス電圧
を発生する手段と、 前記複数のメモリセルの１つを選択する手段と、 前記選択されたメモリセルのコントロールゲートとドレ
インに、前記階段状電圧と前記パルス電圧をそれぞれ印
加し、前記少なくとも３つの異なるデータの何れを前記
選択されたメモリセルに記憶すべきかによって、前記コ
ントロールゲートへの前記階段状電圧の印加のタイミン
グに対する前記ドレインへの前記パルス電圧の印加の相
対的タイミングを制御する手段とを有することを特徴と
する不揮発性半導体記憶装置。 - 【請求項２】 前記パルス電圧のパルス幅は、前記階段
状電圧の継続時間よりも短いことを特徴とする請求項１
に記載の不揮発性半導体記憶装置。 - 【請求項３】 前記パルス電圧のパルス幅は、前記階段
状電圧の発生するそれぞれのレベルの電圧の継続時間の
中で最も短い継続時間よりも長くないパルス幅であるこ
とを特徴とする請求項１に記載の不揮発性半導体記憶装
置。 - 【請求項４】 各メモリセルに記憶される前記少なくと
も３つの異なるデータは、そのメモリセルのしきい値電
圧の少なくとも３つの異なるレベルにそれぞれ対応し、
前記階段状電圧の異なるレベルは、前記異なるしきい値
電圧レベルによって決められることを特徴とする請求項
１〜３のいずれか１項に記載の不揮発性半導体記憶装
置。 - 【請求項５】 前記相対的タイミングを制御する手段
は、 前記コントロールゲートに印加された階段状電圧の電圧
レベルが、前記選択されたメモリセルに記憶しようとす
る前記少なくとも３つの異なるデータの１つに対応する
レベルにあるとき、前記ドレインに前記パルス電圧が印
加されるように、前記コントロールゲートヘの前記階段
伏電圧の印加タイミングと、前記ドレインへの前記パル
ス電圧の印加のタイミングを制御することを特徴とする
請求項１〜４のいずれか１項に記載の不揮発性半導体記
憶装置。 - 【請求項６】 前記記憶しようとする異なるデータの数
が２n （ｎ≧２の正の整数）で、前記階段状電圧は異な
る２n のレベルをもつことを特徴とする請求項１〜５の
いずれか１項に記載の不揮発性半導体記憶装置。 - 【請求項７】 少なくとも３つの異なるデータの１つを
選択的に記憶することのできる不揮発性半導体記憶装置
であって、 コントロールゲート、フローテングゲート、ドレイン、
ソースを有する複数のメモリセルを含むメモリアレイ
と、 前記複数のメモリセルのｌつを選択する手段と、 前記選択されたメモリセルに前記異なるデータの１つを
書き込むモードである書き込みモードと、前記選択され
たメモリセルに記憶されたデータを読み出すモードであ
る読み出しモードとの間で、前記不揮発性半導体記憶装
置の動作を切換える手段と、 前記不揮発性半導体記憶装置が前記書き込みモードに設
定されたとき、前記記憶しようとするデータの数に対応
する数の異なるレベルに階段状に変化する第１の階段状
電圧を発生し、前記不揮発性半導体記憶装置が前記読み
出しモードに設定されたとき、前記記憶しようとするデ
ータの数に対応する数の異なるレベルに階段状に変化す
る第２の階段状電圧を発生する手段と、 前記不揮発性半導体記憶装置が前記書き込みモードに設
定されたとき、所定のパルス幅と、所定の電圧レベルを
もった第１のパルス電圧を発生し、前記不揮発性半導体
記憶装置が前記読み出しモードに設定されたとき、所定
のパルス幅の一定電圧の第２のパルス電圧を発生する手
段と、 前記不揮発性半導体記憶装置が前記書き込みモードに設
定されたとき、前記選択されたメモリセルの前記コント
ロールゲートと前記ドレインに、前記第１の階段状電圧
と前記第１のパルス電圧をそれぞれ印加し、前記選択さ
れたメモリセルに記憶されるべきデータに応じて、前記
コントロールゲートへの前記第１の階段状電圧の印加の
タイミングに対する、前記ドレインへの前記第１のパル
ス電圧の印加の相対的タイミングを制御し、前記不揮発
性半導体記憶装置が前記読み出しモードに設定されたと
き、前記選択されたメモリセルの前記コントロールゲー
トと前記ドレインに、前記第２の階段状電圧と前記第２
のパルス電圧をそれぞれ印加し、前記第２の階段状電圧
が前記コントロールゲートに印加されている間は少なく
とも、前記第２のパルス電圧が前記ドレインに印加され
ている様に、前記コントロールゲートへの前記第２の階
段状電圧の印加のタイミングに対して、前記ドレインへ
の前記第２のパルス電圧の印加の相対的タイミングを制
御する手段と、 前記不揮発性半導体記憶装置が前記読み出しモードに設
定されたとき、前記コントロールゲートに印加される前
記第２の階段状電圧のそれぞれのレベルにおいて、前記
選択されたメモリセルのドレイン−ソース回路に流れる
電流を検出する手段とを有することを特徴とする不揮発
性半導体記憶装置。 - 【請求項８】 前記第１のパルス電圧のパルス幅は、前
記第１の階段状電圧の継続時間よりも短いことを特徴と
する請求項７に記載の不揮発性半導体記憶装置。 - 【請求項９】 前記第２のパルス電圧のパルス幅は、前
記第２の階段状電圧の継続時間よりも短いことを特徴と
する請求項７に記載の不揮発性半導体記憶装置。 - 【請求項１０】 前記第１のパルス電圧のパルス幅は、
前記第１の階段状電圧の発生するそれぞれのレベルの電
圧の継続時間の中で最も短い継続時間よりも長くないパ
ルス幅であることを特徴とする請求項７に記載の不揮発
性半導体記憶装置。 - 【請求項１１】 コントロールゲート、フローテングゲ
ート、ドレイン、ソースを有する複数のメモリセルを含
むメモリアレイを備えた不揮発性半導体記憶装置に、少
なくとも３つの異なるデータの１つを選択的に書き込む
方法であって、 前記複数のメモリセルの１つを選択し、 前記選択されたメモリセルへ前記少なくとも３つの異な
るデータのうちの１つを書き込むときに、前記異なるデ
ータの数に対応した数の異なるレベルに階段状に変化す
る階段状電圧を発生して、前記選択されたメモリセルの
ゲート電極に印加し、 所定のパルス幅と、所定電圧レベルを有するパルス電圧
を発生し、前記選択されたメモリセルのドレインへ印加
し、 前記少なくとも３つの異なるデータの何れを、前記選択
されたメモリセルに書き込むべきかによって、前記コン
トロールゲートへの前記階段状電圧の印加のタイミング
に対する、前記ドレインヘの前記パルス電圧の印加の相
対的タイミングを制御することを特徴とする不揮発性半
導体記憶装置の書き込み方法。 - 【請求項１２】 前記パルス電圧のパルス幅は、前記階
段状電圧の継続時間よりも短いことを特徴とする請求項
１１に記載の不揮発性半導体記憶装置の書き込み方法。 - 【請求項１３】 前記パルス電圧のパルス幅は、前記階
段状電圧の発生するそれぞれのレベルの電圧の継続時間
の中で最も短い継続時間よりも短いパルス幅であること
を特徴とする請求項１１に記載の不揮発性半導体記憶装
置の書き込み方法。 - 【請求項１４】 前記少なくとも３つの異なるデータ
は、前記各メモリセルのしきい値電圧の設定される異な
るレベルに対応することを特徴とする請求項１１〜１３
のいずれか１項に記載の不揮発性半導体記憶装置の書き
込み方法。 - 【請求項１５】 前記階段状電圧の異なるレベルは、前
記各メモリセルのしきい値電圧の異なるレベルに基づい
て決められることを特徴とする請求項１１〜１４のいず
れか１項に記載の不揮発性半導体記憶装置の書き込み方
法。 - 【請求項１６】 前記異なるデータの数が２n （ｎ≧２
の正の整数）で、前記階段状電圧は異なる２n のレベル
をもつことを特徴とする請求項１１〜１５のいずれか１
項に記載の不揮発性半導体記憶装置の書き込み方法。 - 【請求項１７】 コントロールゲート、フローテングゲ
ート、ドレイン、ソースを有する複数のメモリセルを含
むメモリアレイを備えた不揮発性半導体記憶装置に書き
込まれた、少なくとも３つの異なるデータの１つを読み
出す方法であって、 読み出すべき前記複数のメモリセルのｌつを選択し、 前記異なるデータの数に対応した数の異なるレベルに階
段状に変化する階段状電圧を発生して、前記選択された
メモリセルのコントロールゲートに印加し、 所定のパルス幅をもった、一定電圧のパルス電圧を発生
して、前記選択されたメモリセルのドレインに印加し、 前記選択されたメモリセルの前記コントロールゲートに
印加された前記階段状電圧の各レベルにおいて、前記選
択されたメモリセルのドレイン−ソース電流を検出する
ことを特徴とする不揮発性半導体記憶装置の読み出し方
法。 - 【請求項１８】 前記パルス電圧のパルス幅は、前記階
段状電圧の継続時間よりも短くないパルス幅であること
を特徴とする請求項１７に記載の不揮発性半導体記憶装
置の読み出し方法。 - 【請求項１９】 それぞれがメモリセルと同一の構成及
び電気的特性を有する複数のリファレンスセルを設け、 前記選択されたメモリセルのドレイン−ソース電流を検
出後に、前記選択されたメモリセルのドレイン−ソース
電流を、それぞれのリファレンスセルのドレイン−ソー
ス電流と順次比較し、前記選択されたメモリセルに書き
込まれたデータを判定することを特徴とする請求項１７
又は１８に記載の不揮発性半導体記憶装置の読み出し方
法。
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|---|---|---|---|
| JP8006893A JP3103457B2 (ja) | 1993-03-15 | 1993-03-15 | 不揮発性半導体記憶装置及びその書き込み方法ならびに読み出し方法 |
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|---|---|---|---|
| JP8006893A JP3103457B2 (ja) | 1993-03-15 | 1993-03-15 | 不揮発性半導体記憶装置及びその書き込み方法ならびに読み出し方法 |
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Family Applications (1)
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Country Status (1)
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|---|---|
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-
1993
- 1993-03-15 JP JP8006893A patent/JP3103457B2/ja not_active Expired - Fee Related
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| JPH06267285A (ja) | 1994-09-22 |
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