JP2002093182A - 小占有面積の行デコーディング回路を有するフラッシュメモリ装置 - Google Patents
小占有面積の行デコーディング回路を有するフラッシュメモリ装置Info
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【課題】 小占有面積の行デコーディング回路を有する
フラッシュメモリ装置を提供すること。 【解決手段】 複数のロ−カルワ−ドライン、複数のビ
ットライン及びロ−カルワ−ドラインとビットラインと
の交差領域に配列された複数のフラッシュＥＥＰＲＯＭ
セルを備えたメモリセルアレイを含む。複数のグロ−バ
ルワ−ドラインがロ−カルワ−ドラインに各々対応する
ようにメモリセルアレイを通じて配列され、ロ−カルデ
コ−ダ回路は制御信号に応答してロ−カルワ−ドライン
とグロ−バルワ−ドラインとを連結する。ロ−カルデコ
−ダ回路は対応するロ−カル及びグロ−バルワ−ドライ
ンの間に各々連結された複数の空乏型ＮＭＯＳトランジ
スタを含む。
フラッシュメモリ装置を提供すること。 【解決手段】 複数のロ−カルワ−ドライン、複数のビ
ットライン及びロ−カルワ−ドラインとビットラインと
の交差領域に配列された複数のフラッシュＥＥＰＲＯＭ
セルを備えたメモリセルアレイを含む。複数のグロ−バ
ルワ−ドラインがロ−カルワ−ドラインに各々対応する
ようにメモリセルアレイを通じて配列され、ロ−カルデ
コ−ダ回路は制御信号に応答してロ−カルワ−ドライン
とグロ−バルワ−ドラインとを連結する。ロ−カルデコ
−ダ回路は対応するロ−カル及びグロ−バルワ−ドライ
ンの間に各々連結された複数の空乏型ＮＭＯＳトランジ
スタを含む。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、占有レイアウト面積を縮小できる行デコ−ダ回路
を備えたフラッシュメモリ装置に関する。
係り、占有レイアウト面積を縮小できる行デコ−ダ回路
を備えたフラッシュメモリ装置に関する。
【０００２】
【従来の技術】一般的に、デ−タを貯蔵するための半導
体メモリ装置は揮発性半導体メモリ装置と不揮発性半導
体メモリ装置とに分類される。揮発性半導体メモリ装置
はパワ−オフ時デ−タを失う反面、不揮発性半導体メモ
リ装置はパワ−オフ時でもデ−タを維持する。そのた
め、不揮発性半導体メモリ装置は急に電源が遮断される
応用分野に広く使用されてきた。
体メモリ装置は揮発性半導体メモリ装置と不揮発性半導
体メモリ装置とに分類される。揮発性半導体メモリ装置
はパワ−オフ時デ−タを失う反面、不揮発性半導体メモ
リ装置はパワ−オフ時でもデ−タを維持する。そのた
め、不揮発性半導体メモリ装置は急に電源が遮断される
応用分野に広く使用されてきた。
【０００３】ＮＯＲ型フラッシュメモリ装置のような不
揮発性半導体メモリ装置は電気的に消去及びプログラム
可能なＲＯＭセルを含み、そのようなセルは“フラッシ
ュＥＥＰＲＯＭ”と呼ばれる。一般的に、フラッシュＥ
ＥＰＲＯＭセルはセルトランジスタを含む。セルトラン
ジスタは、図１に示すように、第１導電型（例えば、Ｐ
型）の半導体基板１又はバルクと、相互離れている第２
導電型（例えば、Ｎ型）のソ−ス及びドレイン領域２，
３と、電荷を貯蔵してソ−ス及びドレイン領域２，３の
間のチャネル上に配置された浮遊ゲ−ト４と、浮遊ゲ−
ト４上に配置された制御ゲ−ト５とを含む。浮遊ゲ−ト
４と制御ゲ−ト５とは電気的に相互分離されている。ソ
−ス領域２はソ−スラインＳＬに連結され、ドレイン領
域３はビットラインＢＬに連結され、制御ゲ−ト５はワ
−ドラインＷＬに連結される。
揮発性半導体メモリ装置は電気的に消去及びプログラム
可能なＲＯＭセルを含み、そのようなセルは“フラッシ
ュＥＥＰＲＯＭ”と呼ばれる。一般的に、フラッシュＥ
ＥＰＲＯＭセルはセルトランジスタを含む。セルトラン
ジスタは、図１に示すように、第１導電型（例えば、Ｐ
型）の半導体基板１又はバルクと、相互離れている第２
導電型（例えば、Ｎ型）のソ−ス及びドレイン領域２，
３と、電荷を貯蔵してソ−ス及びドレイン領域２，３の
間のチャネル上に配置された浮遊ゲ−ト４と、浮遊ゲ−
ト４上に配置された制御ゲ−ト５とを含む。浮遊ゲ−ト
４と制御ゲ−ト５とは電気的に相互分離されている。ソ
−ス領域２はソ−スラインＳＬに連結され、ドレイン領
域３はビットラインＢＬに連結され、制御ゲ−ト５はワ
−ドラインＷＬに連結される。
【０００４】図２には不揮発性半導体メモリ装置、特
に、ＮＯＲ型フラッシュメモリ装置がブロック図の形態
で示されている。メモリ装置はメモリセルアレイを含
み、アレイは複数の、例えば、２個のブロック又はセク
タ１０で分離される。各セクタ１０は複数のフラッシュ
ＥＥＰＲＯＭセルで構成され、セルは行（又はワ−ドラ
イン）と列（又はビットライン）とのマトリックス状に
配列される。メモリ装置はグロ−バルワ−ドラインデコ
−ダ回路１２、セクタ１０に各々対応するロ−カルデコ
−ダ回路１４、そして、ロ−カルデコ−ダ回路１４に各
々対応するセクタプリデコ−ダ回路１６を含む。
に、ＮＯＲ型フラッシュメモリ装置がブロック図の形態
で示されている。メモリ装置はメモリセルアレイを含
み、アレイは複数の、例えば、２個のブロック又はセク
タ１０で分離される。各セクタ１０は複数のフラッシュ
ＥＥＰＲＯＭセルで構成され、セルは行（又はワ−ドラ
イン）と列（又はビットライン）とのマトリックス状に
配列される。メモリ装置はグロ−バルワ−ドラインデコ
−ダ回路１２、セクタ１０に各々対応するロ−カルデコ
−ダ回路１４、そして、ロ−カルデコ−ダ回路１４に各
々対応するセクタプリデコ−ダ回路１６を含む。
【０００５】図２に示すように、複数のグロ−バルワ−
ドライン（ＧＷＬｉ，ｉ＝０〜ｎ）がセクタ１０を通じ
て並列に配列されてグロ−バルワ−ドラインデコ−ダ回
路１２に連結される。ロ−カルデコ−ダ回路１４の各々
はグロ−バルワ−ドラインＧＷＬｉに各々対応するよう
に連結された複数のロ−カルデコ−ダで構成される。各
セクタ１０内に配列されたワ−ドラインは複数のセグメ
ントに分離され、各セグメントは複数のワ−ドラインで
構成される。各セクタのワ−ドラインのセグメントは各
セクタ１０のロ−カルデコ−ダに各々対応する。各セグ
メントのワ−ドラインは対応するロ−カルデコ−ダに共
通に連結される。各セクタ１０に対応するセクタプリデ
コ−ダ回路１６は各セグメントのワ−ドラインに各々対
応する選択信号Ｓｉを各ロ−カルデコ−ダに供給する。
ドライン（ＧＷＬｉ，ｉ＝０〜ｎ）がセクタ１０を通じ
て並列に配列されてグロ−バルワ−ドラインデコ−ダ回
路１２に連結される。ロ−カルデコ−ダ回路１４の各々
はグロ−バルワ−ドラインＧＷＬｉに各々対応するよう
に連結された複数のロ−カルデコ−ダで構成される。各
セクタ１０内に配列されたワ−ドラインは複数のセグメ
ントに分離され、各セグメントは複数のワ−ドラインで
構成される。各セクタのワ−ドラインのセグメントは各
セクタ１０のロ−カルデコ−ダに各々対応する。各セグ
メントのワ−ドラインは対応するロ−カルデコ−ダに共
通に連結される。各セクタ１０に対応するセクタプリデ
コ−ダ回路１６は各セグメントのワ−ドラインに各々対
応する選択信号Ｓｉを各ロ−カルデコ−ダに供給する。
【０００６】任意のグロ−バルワ−ドラインＧＷＬｎに
連結されたロ−カルデコ−ダの詳細回路図が図３に示さ
れている。ロ−カルデコ−ダはグロ−バルワ−ドライン
ＧＷＬｎとグロ−バルワ−ドラインＧＷＬｎに対応する
セグメントのワ−ドラインＷＬ０−ＷＬｍとに連結さ
れ、グロ−バルワ−ドラインＧＷＬｎの信号及び選択信
号Ｓ０−Ｓｍに応答してワ−ドラインＷＬ０−ＷＬｍ中
の一つを選択する。ロ−カルデコ−ダはインバ−タＩＮ
Ｖ１、複数のＰＭＯＳトランジスタＭＰ０，ＭＰ１，
…，ＭＰ２、複数の第１ＮＭＯＳトランジスタＭＮ０，
ＭＮ２，…，ＭＮ４そして複数の第２ＮＭＯＳトランジ
スタＭＮ１，ＭＮ３，…，ＭＮ５で構成され、図３に示
すように連結されている。
連結されたロ−カルデコ−ダの詳細回路図が図３に示さ
れている。ロ−カルデコ−ダはグロ−バルワ−ドライン
ＧＷＬｎとグロ−バルワ−ドラインＧＷＬｎに対応する
セグメントのワ−ドラインＷＬ０−ＷＬｍとに連結さ
れ、グロ−バルワ−ドラインＧＷＬｎの信号及び選択信
号Ｓ０−Ｓｍに応答してワ−ドラインＷＬ０−ＷＬｍ中
の一つを選択する。ロ−カルデコ−ダはインバ−タＩＮ
Ｖ１、複数のＰＭＯＳトランジスタＭＰ０，ＭＰ１，
…，ＭＰ２、複数の第１ＮＭＯＳトランジスタＭＮ０，
ＭＮ２，…，ＭＮ４そして複数の第２ＮＭＯＳトランジ
スタＭＮ１，ＭＮ３，…，ＭＮ５で構成され、図３に示
すように連結されている。
【０００７】図４は各動作モ−ドによる従来のＮＯＲ型
フラッシュメモリ装置のバイアス条件を示す図面であ
る。以後、従来のＮＯＲ型フラッシュメモリ装置の消去
／読み取り／プログラム動作によるロ−カルデコ−ダ回
路動作を図２乃至図４に基づき詳細に説明する。ただ
し、二個のセクタ１０中の一つが選択されたと仮定す
る。
フラッシュメモリ装置のバイアス条件を示す図面であ
る。以後、従来のＮＯＲ型フラッシュメモリ装置の消去
／読み取り／プログラム動作によるロ−カルデコ−ダ回
路動作を図２乃至図４に基づき詳細に説明する。ただ
し、二個のセクタ１０中の一つが選択されたと仮定す
る。
【０００８】プログラム動作時、グロ−バルワ−ドライ
ンデコ−ダ１２はグロ−バルワ−ドラインＧＷＬ０−Ｇ
ＷＬｎ中の一つを選択し、選択されたグロ−バルワ−ド
ライン（例えば、ＧＷＬ０）に約９Ｖの電圧を供給す
る。グロ−バルワ−ドラインデコ−ダ１２は非選択され
たグロ−バルワ−ドラインＧＷＬ１−ＧＷＬｎに０Ｖの
電圧を供給する。選択されたセクタに対応するセクタプ
リデコ−ダ回路１６は選択信号Ｓ０−Ｓｍ中の一つ（例
えば、Ｓ０）を選択し、選択された信号に約９Ｖの電圧
を供給する。この際、非選択された信号Ｓ１−Ｓｍの各
々は０Ｖの電圧を有する。プログラム動作が遂行される
間、ロ−カルデコ−ダに印加される電圧Ｖｅｘは図４に
示すように０Ｖの電圧で維持される。
ンデコ−ダ１２はグロ−バルワ−ドラインＧＷＬ０−Ｇ
ＷＬｎ中の一つを選択し、選択されたグロ−バルワ−ド
ライン（例えば、ＧＷＬ０）に約９Ｖの電圧を供給す
る。グロ−バルワ−ドラインデコ−ダ１２は非選択され
たグロ−バルワ−ドラインＧＷＬ１−ＧＷＬｎに０Ｖの
電圧を供給する。選択されたセクタに対応するセクタプ
リデコ−ダ回路１６は選択信号Ｓ０−Ｓｍ中の一つ（例
えば、Ｓ０）を選択し、選択された信号に約９Ｖの電圧
を供給する。この際、非選択された信号Ｓ１−Ｓｍの各
々は０Ｖの電圧を有する。プログラム動作が遂行される
間、ロ−カルデコ−ダに印加される電圧Ｖｅｘは図４に
示すように０Ｖの電圧で維持される。
【０００９】選択されたグロ−バルワ−ドラインと関連
し、前述したバイアス条件によると、ロ−カルデコ−ダ
内のＰＭＯＳトランジスタＭＰ０，ＭＰ１，…，ＭＰ２
と第１ＮＭＯＳトランジスタＭＮ０，ＭＮ２，…，ＭＮ
４とはタ−ンオンされ、第２ＮＭＯＳトランジスタＭＮ
１，ＭＮ３，…，ＭＮ５はタ−ンオフされる。したがっ
て、ワ−ドラインＷＬ０はＰＭＯＳ及びＮＭＯＳトラン
ジスタＭＰ０，ＭＮ０を通じて選択された選択信号S0か
ら９Ｖの電圧を供給され、残りのワ−ドラインＷＬ１−
ＷＬｍは対応するＰＭＯＳ及びＮＭＯＳトランジスタを
通じて０Ｖの電圧を供給される。
し、前述したバイアス条件によると、ロ−カルデコ−ダ
内のＰＭＯＳトランジスタＭＰ０，ＭＰ１，…，ＭＰ２
と第１ＮＭＯＳトランジスタＭＮ０，ＭＮ２，…，ＭＮ
４とはタ−ンオンされ、第２ＮＭＯＳトランジスタＭＮ
１，ＭＮ３，…，ＭＮ５はタ−ンオフされる。したがっ
て、ワ−ドラインＷＬ０はＰＭＯＳ及びＮＭＯＳトラン
ジスタＭＰ０，ＭＮ０を通じて選択された選択信号S0か
ら９Ｖの電圧を供給され、残りのワ−ドラインＷＬ１−
ＷＬｍは対応するＰＭＯＳ及びＮＭＯＳトランジスタを
通じて０Ｖの電圧を供給される。
【００１０】一方、非選択されたグロ−バルワ−ドライ
ンに関連し、ＰＭＯＳトランジスタＭＰ０，ＭＰ１，
…，ＭＰ２，第１ＮＭＯＳトランジスタＭＮ０，ＭＮ
２，…，ＭＮ４はタ−ンオフされ、第２ＮＭＯＳトラン
ジスタＭＮ１，ＭＮ３，…，ＭＮ５はタ−ンオンされ
る。したがって、非選択されたグロ−バルワ−ドライン
に対応するセグメント各々のワ−ドラインは全て対応す
る第２ＮＭＯＳトランジスタを通じて電圧Ｖｅｘ（図４
参照、例えば、０Ｖ）を供給される。
ンに関連し、ＰＭＯＳトランジスタＭＰ０，ＭＰ１，
…，ＭＰ２，第１ＮＭＯＳトランジスタＭＮ０，ＭＮ
２，…，ＭＮ４はタ−ンオフされ、第２ＮＭＯＳトラン
ジスタＭＮ１，ＭＮ３，…，ＭＮ５はタ−ンオンされ
る。したがって、非選択されたグロ−バルワ−ドライン
に対応するセグメント各々のワ−ドラインは全て対応す
る第２ＮＭＯＳトランジスタを通じて電圧Ｖｅｘ（図４
参照、例えば、０Ｖ）を供給される。
【００１１】選択された信号ラインＧＷＬ０，Ｓ０が９
Ｖの代わりに４．５Ｖを供給される点を除外して読み取
り動作はプログラム動作と同一であるから、それに対す
る説明は省略する。
Ｖの代わりに４．５Ｖを供給される点を除外して読み取
り動作はプログラム動作と同一であるから、それに対す
る説明は省略する。
【００１２】この分野に熟練された者によく知られてい
るように、選択されたセクタ内の全てのフラッシュメモ
リセルは同時に消去される。具体的には、図４に示すよ
うにグロ−バルワ−ドラインＧＷＬ０−ＧＷＬｎは全て
−９Ｖの電圧を供給され、選択信号Ｓ０−Ｓｍは全て０
Ｖの電圧を供給される。この際、選択されたセクタに関
連する各ロ−カルデコ−ダには−９Ｖの電圧Ｖｅｘが印
加される。前述したバイアス条件によると、ＰＭＯＳト
ランジスタＭＰ０，ＭＰ１，…，ＭＰ２と第１ＮＭＯＳ
トランジスタＭＮ０，ＭＮ２，…，ＭＮ４とはタ−ンオ
フされる反面、第２ＮＭＯＳトランジスタＭＮ１，ＭＮ
３，…，ＭＮ５はタ−ンオンされる。したがって、選択
されたセクタ内の全てのワ−ドラインには−９Ｖの電圧
Ｖｅｘが供給される。
るように、選択されたセクタ内の全てのフラッシュメモ
リセルは同時に消去される。具体的には、図４に示すよ
うにグロ−バルワ−ドラインＧＷＬ０−ＧＷＬｎは全て
−９Ｖの電圧を供給され、選択信号Ｓ０−Ｓｍは全て０
Ｖの電圧を供給される。この際、選択されたセクタに関
連する各ロ−カルデコ−ダには−９Ｖの電圧Ｖｅｘが印
加される。前述したバイアス条件によると、ＰＭＯＳト
ランジスタＭＰ０，ＭＰ１，…，ＭＰ２と第１ＮＭＯＳ
トランジスタＭＮ０，ＭＮ２，…，ＭＮ４とはタ−ンオ
フされる反面、第２ＮＭＯＳトランジスタＭＮ１，ＭＮ
３，…，ＭＮ５はタ−ンオンされる。したがって、選択
されたセクタ内の全てのワ−ドラインには−９Ｖの電圧
Ｖｅｘが供給される。
【００１３】
【発明が解決しようとする課題】従来のロ−カルデコ−
ダ回路によると、ワ−ドライン当たり３個のＭＯＳトラ
ンジスタ（即ち、２個のＮＭＯＳトランジスタと一つの
ＰＭＯＳトランジスタ）が要求される。これはロ−カル
デコ−ダ回路に対応するレイアウト面積の増加によりチ
ップサイズの増加原因になる。本発明は、占有面積を縮
小できる行デコ−ダ回路を備えた不揮発性半導体メモリ
装置を提供することを目的とする。
ダ回路によると、ワ−ドライン当たり３個のＭＯＳトラ
ンジスタ（即ち、２個のＮＭＯＳトランジスタと一つの
ＰＭＯＳトランジスタ）が要求される。これはロ−カル
デコ−ダ回路に対応するレイアウト面積の増加によりチ
ップサイズの増加原因になる。本発明は、占有面積を縮
小できる行デコ−ダ回路を備えた不揮発性半導体メモリ
装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】前述の目的を達成するた
めに本発明によると、フラッシュメモリ装置は複数の第
１ワ−ドライン、複数のビットライン及びワ−ドライン
とビットラインとの交差領域に配列された複数のフラッ
シュＥＥＰＲＯＭセルを備えたメモリセルアレイと、第
１ワ−ドラインに各々対応するようにメモリセルアレイ
を通じて配列された複数の第２ワ−ドラインと、第１ワ
−ドラインに連結され、各動作モ−ド時に第１ワ−ドラ
インに印加されるワ−ドライン電圧で第２ワ−ドライン
を駆動する第１選択回路と、制御信号に応答して第１ワ
−ドラインと第２ワ−ドラインとを連結するスイッチ回
路と、メモリセルアレイを選択するためのアドレス情報
により制御信号を発生する第２選択回路とを含む。スイ
ッチ回路は対応する第１及び第２ワ−ドラインの間に各
々連結された複数の空乏型ＭＯＳトランジスタを備え、
空乏型ＭＯＳトランジスタは制御信号により共通に制御
される。空乏型ＭＯＳトランジスタの各々は負のスレッ
ショルド電圧を有する空乏型ＮＭＯＳトランジスタを含
む。
めに本発明によると、フラッシュメモリ装置は複数の第
１ワ−ドライン、複数のビットライン及びワ−ドライン
とビットラインとの交差領域に配列された複数のフラッ
シュＥＥＰＲＯＭセルを備えたメモリセルアレイと、第
１ワ−ドラインに各々対応するようにメモリセルアレイ
を通じて配列された複数の第２ワ−ドラインと、第１ワ
−ドラインに連結され、各動作モ−ド時に第１ワ−ドラ
インに印加されるワ−ドライン電圧で第２ワ−ドライン
を駆動する第１選択回路と、制御信号に応答して第１ワ
−ドラインと第２ワ−ドラインとを連結するスイッチ回
路と、メモリセルアレイを選択するためのアドレス情報
により制御信号を発生する第２選択回路とを含む。スイ
ッチ回路は対応する第１及び第２ワ−ドラインの間に各
々連結された複数の空乏型ＭＯＳトランジスタを備え、
空乏型ＭＯＳトランジスタは制御信号により共通に制御
される。空乏型ＭＯＳトランジスタの各々は負のスレッ
ショルド電圧を有する空乏型ＮＭＯＳトランジスタを含
む。
【００１５】第１選択回路は第２ワ−ドラインに各々連
結され、各々が対応する第２ワ−ドラインをワ−ドライ
ン電圧で駆動する複数のデコ−ダを含み、デコ−ダの各
々は対応する第２ワ−ドラインが欠陥のある時、消去動
作中、ワ−ドライン電圧が対応する第２ワ−ドラインか
ら供給されることを防止する手段を含む。
結され、各々が対応する第２ワ−ドラインをワ−ドライ
ン電圧で駆動する複数のデコ−ダを含み、デコ−ダの各
々は対応する第２ワ−ドラインが欠陥のある時、消去動
作中、ワ−ドライン電圧が対応する第２ワ−ドラインか
ら供給されることを防止する手段を含む。
【００１６】フラッシュメモリ装置は複数の第３ワ−ド
ライン、複数の第２ビットライン及び第３ワ−ドライン
とビットラインとの交差領域に配列された複数の第２フ
ラッシュＥＥＰＲＯＭセルを有する第２メモリセルアレ
イと、第２制御信号に応答して第３ワ−ドラインを第２
ワ−ドラインと連結する第２スイッチ回路と、第２メモ
リセルアレイを選択するためのアドレス情報により第２
制御信号を発生する第３選択回路とを付加的に含む。
ライン、複数の第２ビットライン及び第３ワ−ドライン
とビットラインとの交差領域に配列された複数の第２フ
ラッシュＥＥＰＲＯＭセルを有する第２メモリセルアレ
イと、第２制御信号に応答して第３ワ−ドラインを第２
ワ−ドラインと連結する第２スイッチ回路と、第２メモ
リセルアレイを選択するためのアドレス情報により第２
制御信号を発生する第３選択回路とを付加的に含む。
【００１７】第２スイッチ回路は対応する第２及び第３
ラインの間に各々連結された複数の第２空乏型ＭＯＳト
ランジスタを含み、第２空乏型ＭＯＳトランジスタは第
２制御信号により共通に制御される。第２空乏型ＭＯＳ
トランジスタの各々は負のスレッショルド電圧を有する
空乏型ＮＭＯＳトランジスタを含む。
ラインの間に各々連結された複数の第２空乏型ＭＯＳト
ランジスタを含み、第２空乏型ＭＯＳトランジスタは第
２制御信号により共通に制御される。第２空乏型ＭＯＳ
トランジスタの各々は負のスレッショルド電圧を有する
空乏型ＮＭＯＳトランジスタを含む。
【００１８】消去動作中に第１及び第２メモリセルアレ
イ中の一つが選択される時、選択されないメモリセルア
レイに対応するスイッチ回路に印加される制御信号の電
圧レベルは、選択されないメモリセルアレイ内のワ−ド
ラインがフロ−ティングされるように、空乏型ＮＭＯＳ
トランジスタのスレッショルド電圧より低く設定され
る。
イ中の一つが選択される時、選択されないメモリセルア
レイに対応するスイッチ回路に印加される制御信号の電
圧レベルは、選択されないメモリセルアレイ内のワ−ド
ラインがフロ−ティングされるように、空乏型ＮＭＯＳ
トランジスタのスレッショルド電圧より低く設定され
る。
【００１９】
【発明の実施の形態】以下、本発明による望ましい実施
の形態を参照図面に基づき詳細に説明する。図５を参照
すると、本発明による不揮発性半導体メモリ装置がブロ
ック図の形態で示されている。不揮発性半導体メモリ装
置はメモリセルアレイを含み、アレイは複数のセクタ又
はブロックに分離されている。セクタの各々は行（又は
ワ−ドライン）と列（又はビットライン）とに配列され
た複数のメモリセルを含む。ただし、説明の便宜上、２
個のセクタ１００ａ，１００ｂがメモリセルアレイを構
成するものとする。メモリ装置は複数のグロ−バルワ−
ドラインＧＷＬｉ（ｉ＝０〜ｎ）を含み、グロ−バルワ
−ドラインＧＷＬｉはセクタ１００ａ，１００ｂを通じ
て並列に配列される。
の形態を参照図面に基づき詳細に説明する。図５を参照
すると、本発明による不揮発性半導体メモリ装置がブロ
ック図の形態で示されている。不揮発性半導体メモリ装
置はメモリセルアレイを含み、アレイは複数のセクタ又
はブロックに分離されている。セクタの各々は行（又は
ワ−ドライン）と列（又はビットライン）とに配列され
た複数のメモリセルを含む。ただし、説明の便宜上、２
個のセクタ１００ａ，１００ｂがメモリセルアレイを構
成するものとする。メモリ装置は複数のグロ−バルワ−
ドラインＧＷＬｉ（ｉ＝０〜ｎ）を含み、グロ−バルワ
−ドラインＧＷＬｉはセクタ１００ａ，１００ｂを通じ
て並列に配列される。
【００２０】この実施形態において、各セクタ１００
ａ，１００ｂ内のワ−ドラインＷＬｉ（以後、“ロ−カ
ルワ−ドライン”と称する）の数はグロ−バルワ−ドラ
インＧＷＬｉの数と同一である。即ち、ロ−カルワ−ド
ライン対グロ−バルワ−ドラインの比は１：１である。
ａ，１００ｂ内のワ−ドラインＷＬｉ（以後、“ロ−カ
ルワ−ドライン”と称する）の数はグロ−バルワ−ドラ
インＧＷＬｉの数と同一である。即ち、ロ−カルワ−ド
ライン対グロ−バルワ−ドラインの比は１：１である。
【００２１】本発明のメモリ装置はグロ−バルワ−ドラ
インデコ−ダ回路１２０、第１及び第２ロ−カルデコ−
ダ回路１４０ａ，１４０ｂ及び第１及び第２セクタ選択
回路１６０ａ，１６０ｂを含む。グロ−バルワ−ドライ
ンデコ−ダ回路１２０にはグロ−バルワ−ドラインＧＷ
Ｌ０−ＧＷＬｎが連結される。第１及び第２ロ−カルデ
コ−ダ回路１４０ａ，１４０ｂはセクタ１００ａ，１０
０ｂに各々対応し、第１及び第２セクタ選択回路１６０
ａ，１６０ｂは第１及び第２セクタ選択回路１４０ａ，
１４０ｂに各々対応する。
インデコ−ダ回路１２０、第１及び第２ロ−カルデコ−
ダ回路１４０ａ，１４０ｂ及び第１及び第２セクタ選択
回路１６０ａ，１６０ｂを含む。グロ−バルワ−ドライ
ンデコ−ダ回路１２０にはグロ−バルワ−ドラインＧＷ
Ｌ０−ＧＷＬｎが連結される。第１及び第２ロ−カルデ
コ−ダ回路１４０ａ，１４０ｂはセクタ１００ａ，１０
０ｂに各々対応し、第１及び第２セクタ選択回路１６０
ａ，１６０ｂは第１及び第２セクタ選択回路１４０ａ，
１４０ｂに各々対応する。
【００２２】図５にすように、第１及び第２ロ−カルデ
コ−ダ回路１４０ａ，１４０ｂの各々は複数の空乏型Ｎ
ＭＯＳトランジスタＭ０−Ｍｎを含み、各トランジスタ
は対応するセクタのロ−カルワ−ドラインＷＬ０−ＷＬ
ｎに対応する。第１ロ−カルデコ−ダ回路１４０ａの空
乏型ＮＭＯＳトランジスタＭ０−Ｍｎは第１セクタ選択
回路１６０ａから供給される選択信号又は制御信号ＳＷ
Ｓａに共通に連結されるゲ−トを有する。同様に、第２
ロ−カルデコ−ダ回路１４０ｂの空乏型ＮＭＯＳトラン
ジスタＭ０−Ｍｎは第２セクタ選択回路１６０ｂから供
給される選択信号又は制御信号ＳＷＳｂに共通に連結さ
れたゲ−トを有する。
コ−ダ回路１４０ａ，１４０ｂの各々は複数の空乏型Ｎ
ＭＯＳトランジスタＭ０−Ｍｎを含み、各トランジスタ
は対応するセクタのロ−カルワ−ドラインＷＬ０−ＷＬ
ｎに対応する。第１ロ−カルデコ−ダ回路１４０ａの空
乏型ＮＭＯＳトランジスタＭ０−Ｍｎは第１セクタ選択
回路１６０ａから供給される選択信号又は制御信号ＳＷ
Ｓａに共通に連結されるゲ−トを有する。同様に、第２
ロ−カルデコ−ダ回路１４０ｂの空乏型ＮＭＯＳトラン
ジスタＭ０−Ｍｎは第２セクタ選択回路１６０ｂから供
給される選択信号又は制御信号ＳＷＳｂに共通に連結さ
れたゲ−トを有する。
【００２３】図６には、任意のグロ−バルワ−ドライン
に対応するグロ−バルワ−ドラインデコ−ダ回路の望ま
しい実施例が示されている。グロ−バルワ−ドラインデ
コ−ダ１２０は対応するグロ−バルワ−ドラインに連結
され、行プリデコ−ダ回路（図示せず）からのデコ−ダ
信号Ｄｉ，Ｄｊに応答してグロ−バルワ−ドラインをワ
−ドライン電圧Ｖｐｘ／Ｖｅｘで駆動する。グロ−バル
ワ−ドラインデコ−ダは２個のＰＭＯＳトランジスタ１
２１，１２２、４個のＮＭＯＳトランジスタ１２３，１
２４，１２５,１２７、フュ−ズ１２６、ＮＡＮＤゲ−
ト１２８そしてＮＯＲゲ−ト１２９を含み、図６に示さ
れたように連結されている。
に対応するグロ−バルワ−ドラインデコ−ダ回路の望ま
しい実施例が示されている。グロ−バルワ−ドラインデ
コ−ダ１２０は対応するグロ−バルワ−ドラインに連結
され、行プリデコ−ダ回路（図示せず）からのデコ−ダ
信号Ｄｉ，Ｄｊに応答してグロ−バルワ−ドラインをワ
−ドライン電圧Ｖｐｘ／Ｖｅｘで駆動する。グロ−バル
ワ−ドラインデコ−ダは２個のＰＭＯＳトランジスタ１
２１，１２２、４個のＮＭＯＳトランジスタ１２３，１
２４，１２５,１２７、フュ−ズ１２６、ＮＡＮＤゲ−
ト１２８そしてＮＯＲゲ−ト１２９を含み、図６に示さ
れたように連結されている。
【００２４】ここで、ＰＭＯＳ及びＮＭＯＳトランジス
タ１２２，１２５はドライバを構成し、ＮＡＮＤゲ−ト
１２８，ＮＯＲゲ−ト１２９，ＰＭＯＳトランジスタ１
２１及びＮＭＯＳトランジスタ１２３，１２４はドライ
バ駆動を制御するための回路を構成し、フュ−ズ１２６
とＮＭＯＳトランジスタ１２７とは対応するグロ−バル
ワ−ドラインに欠陥のある時、消去動作中電圧Ｖｅｘが
対応するグロ−バルワ−ドラインに供給されることを防
止する手段を構成する。
タ１２２，１２５はドライバを構成し、ＮＡＮＤゲ−ト
１２８，ＮＯＲゲ−ト１２９，ＰＭＯＳトランジスタ１
２１及びＮＭＯＳトランジスタ１２３，１２４はドライ
バ駆動を制御するための回路を構成し、フュ−ズ１２６
とＮＭＯＳトランジスタ１２７とは対応するグロ−バル
ワ−ドラインに欠陥のある時、消去動作中電圧Ｖｅｘが
対応するグロ−バルワ−ドラインに供給されることを防
止する手段を構成する。
【００２５】プログラム／読み取り動作時、ＮＡＮＤゲ
−ト１２８の出力がデコ−ダ信号Ｄｉによりロ−にな
り、ＮＭＯＳトランジスタ１２４がデコ−ダ信号Ｄｊに
よりタ−ンオンされる時、選択されたグロ−バルワ−ド
ラインＧＷＬはＰＭＯＳトランジスタ１２２を通じて電
圧Ｖｐｘで駆動され、選択されないグロ−バルワ−ドラ
インはフュ−ズ１２６とＮＭＯＳトランジスタ１２７と
の中でいずれか一つを通じて電圧Ｖｅｘで駆動される。
グロ−バルワ−ドラインデコ−ダ回路で使用される各信
号の電圧レベルが図８に要約されている。
−ト１２８の出力がデコ−ダ信号Ｄｉによりロ−にな
り、ＮＭＯＳトランジスタ１２４がデコ−ダ信号Ｄｊに
よりタ−ンオンされる時、選択されたグロ−バルワ−ド
ラインＧＷＬはＰＭＯＳトランジスタ１２２を通じて電
圧Ｖｐｘで駆動され、選択されないグロ−バルワ−ドラ
インはフュ−ズ１２６とＮＭＯＳトランジスタ１２７と
の中でいずれか一つを通じて電圧Ｖｅｘで駆動される。
グロ−バルワ−ドラインデコ−ダ回路で使用される各信
号の電圧レベルが図８に要約されている。
【００２６】前述したように、グロ−バルワ−ドライン
ＧＷＬ０−ＧＷＬｎが各セクタ１００ａ／１００ｂのロ
−カルワ−ドラインＷＬ０−ＷＬｎに対応するように配
列されているので、隣接したグロ−バルワ−ドラインWL
0−WLｎが対応するローカルワードラインWL0―WLｎに電
気的に連結できる。欠陥のあるグロ−バルワ−ドライン
はプログラム／読み取り／消去動作中選択されないよう
に冗長回路（図示せず）により対応する冗長ワ−ドライ
ンで代替される。
ＧＷＬ０−ＧＷＬｎが各セクタ１００ａ／１００ｂのロ
−カルワ−ドラインＷＬ０−ＷＬｎに対応するように配
列されているので、隣接したグロ−バルワ−ドラインWL
0−WLｎが対応するローカルワードラインWL0―WLｎに電
気的に連結できる。欠陥のあるグロ−バルワ−ドライン
はプログラム／読み取り／消去動作中選択されないよう
に冗長回路（図示せず）により対応する冗長ワ−ドライ
ンで代替される。
【００２７】具体的には、任意のグロ−バルワ−ドライ
ンに欠陥のある時、欠陥のあるグロ−バルワ−ドライン
に対応するフュ−ズ１２６は切断される。プログラム／
読み取り動作時、ＮＯＲゲ−ト１２９に印加されるワ−
ドラインディスエ−ブル信号ＷＬｄｉｓはロ−レベルか
らハイレベルへ遷移し、制御信号ＥＲＡ Ｖｎｅｇはハ
イレベルになる（図８参照）。したがって、ＮＭＯＳト
ランジスタ１２３はデコ−ダ信号Ｄｉ，Ｄｊに関係なく
タ−ンオフされ、結合グロ−バルワ−ドラインはＮＭＯ
Ｓトランジスタ１２７を通じて電圧Ｖｅｘに連結され
る。消去動作時、信号ＥＲＡ ＶｎｅｇはＮＭＯＳトラ
ンジスタ１２７がタ−ンオフされるように負の電圧レベ
ル（例えば、−９Ｖ）を有する。したがって、消去動作
中に、電圧Ｖｅｘが欠陥グロ−バルワ−ドラインに供給
されることが防止できる。
ンに欠陥のある時、欠陥のあるグロ−バルワ−ドライン
に対応するフュ−ズ１２６は切断される。プログラム／
読み取り動作時、ＮＯＲゲ−ト１２９に印加されるワ−
ドラインディスエ−ブル信号ＷＬｄｉｓはロ−レベルか
らハイレベルへ遷移し、制御信号ＥＲＡ Ｖｎｅｇはハ
イレベルになる（図８参照）。したがって、ＮＭＯＳト
ランジスタ１２３はデコ−ダ信号Ｄｉ，Ｄｊに関係なく
タ−ンオフされ、結合グロ−バルワ−ドラインはＮＭＯ
Ｓトランジスタ１２７を通じて電圧Ｖｅｘに連結され
る。消去動作時、信号ＥＲＡ ＶｎｅｇはＮＭＯＳトラ
ンジスタ１２７がタ−ンオフされるように負の電圧レベ
ル（例えば、−９Ｖ）を有する。したがって、消去動作
中に、電圧Ｖｅｘが欠陥グロ−バルワ−ドラインに供給
されることが防止できる。
【００２８】もし−９Ｖの電圧Ｖｅｘが消去動作中欠陥
グロ−バルワ−ドラインへ印加されると、欠陥グロ−バ
ルワ−ドライン即ち、欠陥グロ−バルワ−ドラインに対
応するロ−カルワ−ドラインに連結されたメモリセルは
過って消去される。これはプログラム動作中過って消去
されたセルに連結されたビットライン上の電荷が過って
消去されたセルを通じて漏泄され、結局プログラムフェ
イルを招く。
グロ−バルワ−ドラインへ印加されると、欠陥グロ−バ
ルワ−ドライン即ち、欠陥グロ−バルワ−ドラインに対
応するロ−カルワ−ドラインに連結されたメモリセルは
過って消去される。これはプログラム動作中過って消去
されたセルに連結されたビットライン上の電荷が過って
消去されたセルを通じて漏泄され、結局プログラムフェ
イルを招く。
【００２９】図７は本発明によるセクタ選択回路の望ま
しい実施例である。セクタ選択回路１６０ａ，１６０ｂ
は２個のＮＡＮＤゲ−ト１６１，１６３、ＯＲゲ−ト１
６２、３個のＰＭＯＳトランジスタ１６４，１６５,１
６９、３個のＮＭＯＳトランジスタ１６６，１６８,１
７０、そしてインバ−タ１６７で構成され、図７に示す
ように連結されている。プログラム／読み取り動作時、
セクタ選択回路１６０ａ／１６０ｂは制御信号ＳＥＣＴ
ｉ，ＥＲＡに応答して選択された信号ラインＳＷＳａ／
ＳＷＳｂへ電圧Ｖｐｘを印加し、選択されない信号ライ
ンＳＷＳｂ／ＳＷＳａへ電圧Ｖｅｘｍを印加する。制御
信号ＳＥＣＴｉはセクタイネ−ブル信号であり、制御信
号ＥＲＡは消去動作を示す。
しい実施例である。セクタ選択回路１６０ａ，１６０ｂ
は２個のＮＡＮＤゲ−ト１６１，１６３、ＯＲゲ−ト１
６２、３個のＰＭＯＳトランジスタ１６４，１６５,１
６９、３個のＮＭＯＳトランジスタ１６６，１６８,１
７０、そしてインバ−タ１６７で構成され、図７に示す
ように連結されている。プログラム／読み取り動作時、
セクタ選択回路１６０ａ／１６０ｂは制御信号ＳＥＣＴ
ｉ，ＥＲＡに応答して選択された信号ラインＳＷＳａ／
ＳＷＳｂへ電圧Ｖｐｘを印加し、選択されない信号ライ
ンＳＷＳｂ／ＳＷＳａへ電圧Ｖｅｘｍを印加する。制御
信号ＳＥＣＴｉはセクタイネ−ブル信号であり、制御信
号ＥＲＡは消去動作を示す。
【００３０】例えば、制御信号ＳＥＣＴｉがハイレベル
であり、制御信号ＥＲＡがハイレベルの時、即ち選択さ
れたセクタの場合において、ＮＭＯＳトランジスタ１６
６，１７０とＰＭＯＳトランジスタ１６５とはタ−ンオ
ンされ、その結果信号ラインＳＷＳａ／ＳＷＳｂは電圧
Ｖｅｘｍに連結される。制御信号ＳＥＣＴｉがロ−レベ
ルであり、制御信号ＥＲＡがハイレベルの時、即ち選択
されないセクタの場合において、ＮＭＯＳトランジスタ
１６８とＰＭＯＳトランジスタ１６９とはタ−ンオンさ
れ、その結果信号ラインＳＷＳａ／ＳＷＳｂは電圧Ｖｐ
ｘに連結される。
であり、制御信号ＥＲＡがハイレベルの時、即ち選択さ
れたセクタの場合において、ＮＭＯＳトランジスタ１６
６，１７０とＰＭＯＳトランジスタ１６５とはタ−ンオ
ンされ、その結果信号ラインＳＷＳａ／ＳＷＳｂは電圧
Ｖｅｘｍに連結される。制御信号ＳＥＣＴｉがロ−レベ
ルであり、制御信号ＥＲＡがハイレベルの時、即ち選択
されないセクタの場合において、ＮＭＯＳトランジスタ
１６８とＰＭＯＳトランジスタ１６９とはタ−ンオンさ
れ、その結果信号ラインＳＷＳａ／ＳＷＳｂは電圧Ｖｐ
ｘに連結される。
【００３１】この実施形態において、セクタ選択回路は
消去動作時選択されたセクタの信号ラインと、非選択さ
れたセクタの信号ラインＳＷＳａ，ＳＷＳｂ（又はＳＷ
Ｓｂ，ＳＷＳａ）とに他の電圧Ｖｅｘｍを印加する。具
体的には、選択されたセクタに関連する選択信号ＳＷＳ
ａ／ＳＷＳｂが０Ｖの電圧を有し、選択されないセクタ
に関連する信号ＳＷＳｂ／ＳＷＳａが−１１Ｖの電圧を
有するように、電圧Ｖｅｘｍが負の電圧レベルシフト
（図示せず）を通じてセクタ選択回路１６０ａ／１６０
ｂに印加される。以下詳細に説明する。
消去動作時選択されたセクタの信号ラインと、非選択さ
れたセクタの信号ラインＳＷＳａ，ＳＷＳｂ（又はＳＷ
Ｓｂ，ＳＷＳａ）とに他の電圧Ｖｅｘｍを印加する。具
体的には、選択されたセクタに関連する選択信号ＳＷＳ
ａ／ＳＷＳｂが０Ｖの電圧を有し、選択されないセクタ
に関連する信号ＳＷＳｂ／ＳＷＳａが−１１Ｖの電圧を
有するように、電圧Ｖｅｘｍが負の電圧レベルシフト
（図示せず）を通じてセクタ選択回路１６０ａ／１６０
ｂに印加される。以下詳細に説明する。
【００３２】図８は本発明によるメモリ装置の各動作モ
−ドのバイアス条件を示した図表である。本発明による
読み取り、プログラム及び消去動作を参照図面に基づき
詳細に説明する。図５のセクタ１００ａが選択されてセ
クタ１００ｂが選択されないとの仮定で、プログラム／
読み取り／消去動作を説明する。
−ドのバイアス条件を示した図表である。本発明による
読み取り、プログラム及び消去動作を参照図面に基づき
詳細に説明する。図５のセクタ１００ａが選択されてセ
クタ１００ｂが選択されないとの仮定で、プログラム／
読み取り／消去動作を説明する。
【００３３】グロ−バルワ−ドラインデコ−ダ回路１２
０がプログラム／読み取り動作時、任意のグロ−バルワ
−ドライン（例えば、ＧＷＬ０）を選択する時、グロ−
バルワ−ドラインデコ−ダ回路１２０は選択されたグロ
−バルワ−ドラインＧＷＬ０へ９Ｖ／４．５Ｖの電圧を
供給して選択されないグロ−バルワ−ドラインＧＷＬ１
−ＧＷＬｎへ０Ｖの電圧を供給する。第１セクタ選択回
路１６０ａは９Ｖ／４．５Ｖの電圧レベルを有する選択
信号又は制御信号ＳＷＳａを出力する。これにより、空
乏型ＮＭＯＳトランジスタＭ０−Ｍｎがタ−ンオンさ
れ、その結果ロ−カルワ−ドラインＷＬ０は９Ｖ／４．
５Ｖの電圧を供給されて他のロ−カルワ−ドラインＷＬ
１−ＷＬｎは０Ｖの電圧を供給される。
０がプログラム／読み取り動作時、任意のグロ−バルワ
−ドライン（例えば、ＧＷＬ０）を選択する時、グロ−
バルワ−ドラインデコ−ダ回路１２０は選択されたグロ
−バルワ−ドラインＧＷＬ０へ９Ｖ／４．５Ｖの電圧を
供給して選択されないグロ−バルワ−ドラインＧＷＬ１
−ＧＷＬｎへ０Ｖの電圧を供給する。第１セクタ選択回
路１６０ａは９Ｖ／４．５Ｖの電圧レベルを有する選択
信号又は制御信号ＳＷＳａを出力する。これにより、空
乏型ＮＭＯＳトランジスタＭ０−Ｍｎがタ−ンオンさ
れ、その結果ロ−カルワ−ドラインＷＬ０は９Ｖ／４．
５Ｖの電圧を供給されて他のロ−カルワ−ドラインＷＬ
１−ＷＬｎは０Ｖの電圧を供給される。
【００３４】一方、プログラム／読み取り動作時、第２
セクタ選択回路１６０ｂは０Ｖの電圧レベルを有する選
択信号又は制御信号ＳＷＳｂを出力する。選択されたグ
ロ−バルワ−ドラインＧＷＬ０の電圧が９Ｖ／４．５Ｖ
であり、空乏型ＮＭＯＳトランジスタＭ０のゲ−ト電圧
が０Ｖなので、非選択されたセクタ１００ｂ内のロ−カ
ルワ−ドラインＷＬ０は空乏型ＮＭＯＳトランジスタＭ
０のスレッショルド電圧の絶対値まで充電される。しか
し、これはメモリ装置の全般的な動作に影響を及ぼすこ
となく、これは選択されないセクタ１００ｂと関連する
列ディコ−ディング回路（図示せず）がディスエ−ブル
されるだけである。
セクタ選択回路１６０ｂは０Ｖの電圧レベルを有する選
択信号又は制御信号ＳＷＳｂを出力する。選択されたグ
ロ−バルワ−ドラインＧＷＬ０の電圧が９Ｖ／４．５Ｖ
であり、空乏型ＮＭＯＳトランジスタＭ０のゲ−ト電圧
が０Ｖなので、非選択されたセクタ１００ｂ内のロ−カ
ルワ−ドラインＷＬ０は空乏型ＮＭＯＳトランジスタＭ
０のスレッショルド電圧の絶対値まで充電される。しか
し、これはメモリ装置の全般的な動作に影響を及ぼすこ
となく、これは選択されないセクタ１００ｂと関連する
列ディコ−ディング回路（図示せず）がディスエ−ブル
されるだけである。
【００３５】消去動作時、図８に示すように、選択され
たセクタ１００ａの全てのロ−カルワ−ドラインには−
９Ｖの電圧が供給され、非選択されたセクタ１００ｂの
全てのロ−カルワ−ドラインはフロ−ティングされる。
具体的には、グロ−バルワ−ドラインデコ−ダ回路１２
０は−９Ｖの電圧Ｖｅｘをグロ−バルワ−ドラインＧＷ
Ｌ０−ＧＷＬｎに供給する。この際、第１セクタ選択回
路１６０ａは０Ｖの電圧レベルを有する選択信号ＳＷＳ
ａを出力する。これによりグロ−バルワ−ドラインＧＷ
Ｌ０−ＧＷＬｎの電圧Ｖｅｘ（即ち、−９Ｖ）が対応す
る空乏型ＮＭＯＳトランジスタＭ０−Ｍｎを通じて選択
されたセクタＧＷＬｎ内の対応するロ−カルワ−ドライ
ンへ伝達される。
たセクタ１００ａの全てのロ−カルワ−ドラインには−
９Ｖの電圧が供給され、非選択されたセクタ１００ｂの
全てのロ−カルワ−ドラインはフロ−ティングされる。
具体的には、グロ−バルワ−ドラインデコ−ダ回路１２
０は−９Ｖの電圧Ｖｅｘをグロ−バルワ−ドラインＧＷ
Ｌ０−ＧＷＬｎに供給する。この際、第１セクタ選択回
路１６０ａは０Ｖの電圧レベルを有する選択信号ＳＷＳ
ａを出力する。これによりグロ−バルワ−ドラインＧＷ
Ｌ０−ＧＷＬｎの電圧Ｖｅｘ（即ち、−９Ｖ）が対応す
る空乏型ＮＭＯＳトランジスタＭ０−Ｍｎを通じて選択
されたセクタＧＷＬｎ内の対応するロ−カルワ−ドライ
ンへ伝達される。
【００３６】選択されたセクタが消去される間に、グロ
−バルワ−ドラインＧＷＬ０−ＧＷＬｎの電圧Ｖｅｘ−
９Ｖが選択されないセクタ１００ｂ内のロ−カルワ−ド
ラインへ供給されることを防止しなければならない。こ
れのため、本発明による第２セクタ選択回路１６０ｂは
−１１Ｖの電圧Ｖｅｘｍレベル（空乏型ＮＭＯＳトラン
ジスタのスレッショルド電圧が−２Ｖの場合）を有する
選択信号ＳＷＳｂを出力し、その結果第２ロ−カルデコ
−ダ回路１４０ｂの空乏型ＮＭＯＳトランジスタＭ０−
Ｍｎはターンオフされる。これにより選択されないセク
タ１００ｂのロ−カルワ−ドラインがフロ−ティングさ
れ、その結果グロ−バルワ−ドラインの電圧が選択され
ないセクタ１００ｂのロ−カルワ−ドラインへ供給され
ることが防止できる。
−バルワ−ドラインＧＷＬ０−ＧＷＬｎの電圧Ｖｅｘ−
９Ｖが選択されないセクタ１００ｂ内のロ−カルワ−ド
ラインへ供給されることを防止しなければならない。こ
れのため、本発明による第２セクタ選択回路１６０ｂは
−１１Ｖの電圧Ｖｅｘｍレベル（空乏型ＮＭＯＳトラン
ジスタのスレッショルド電圧が−２Ｖの場合）を有する
選択信号ＳＷＳｂを出力し、その結果第２ロ−カルデコ
−ダ回路１４０ｂの空乏型ＮＭＯＳトランジスタＭ０−
Ｍｎはターンオフされる。これにより選択されないセク
タ１００ｂのロ−カルワ−ドラインがフロ−ティングさ
れ、その結果グロ−バルワ−ドラインの電圧が選択され
ないセクタ１００ｂのロ−カルワ−ドラインへ供給され
ることが防止できる。
【００３７】前述したように、ロ−カルデコ−ダ回路は
グロ−バルワ−ドラインとロ−カルワ−ドラインとを連
結するための一つの空乏型ＮＭＯＳトランジスタを用い
て実現される。したがって、チップサイズに対するロ−
カルデコ−ダ回路の負担が軽減される。
グロ−バルワ−ドラインとロ−カルワ−ドラインとを連
結するための一つの空乏型ＮＭＯＳトランジスタを用い
て実現される。したがって、チップサイズに対するロ−
カルデコ−ダ回路の負担が軽減される。
【００３８】前記グロ−バルワ−ドライン対ロ−カルワ
−ドラインの比が１：１なので、図９に示すように、ロ
−カルデコ−ダ回路１４０ａ／１４０ｂは奇数番ロ−カ
ルデコ−ダと偶数番ロ−カルデコ−ダとで構成される。
この際、セクタ選択回路１６０ａ´はロ−カルワ−ドラ
インを選択するためのアドレス信号の最下位ビットによ
り選択信号ＳＷＳａｅ，ＳＷＳａｏ中の一つを活性化さ
せる。これによりセクタの一方側に配置された空乏型Ｎ
ＭＯＳトランジスタ（奇数番目又は偶数番目）がタ−ン
オンされ、その結果ポンピングされた電圧の電流消耗量
が減少する。
−ドラインの比が１：１なので、図９に示すように、ロ
−カルデコ−ダ回路１４０ａ／１４０ｂは奇数番ロ−カ
ルデコ−ダと偶数番ロ−カルデコ−ダとで構成される。
この際、セクタ選択回路１６０ａ´はロ−カルワ−ドラ
インを選択するためのアドレス信号の最下位ビットによ
り選択信号ＳＷＳａｅ，ＳＷＳａｏ中の一つを活性化さ
せる。これによりセクタの一方側に配置された空乏型Ｎ
ＭＯＳトランジスタ（奇数番目又は偶数番目）がタ−ン
オンされ、その結果ポンピングされた電圧の電流消耗量
が減少する。
【００３９】
【発明の効果】前述したように、ロ−カルデコ−ダ回路
がグロ−バルワ−ドラインとロ−カルワ−ドラインとを
連結するための一つの空乏型ＮＭＯＳトランジスタを用
いて実現されるので、チップサイズに対するロ−カルデ
コ−ダ回路の負担が軽減される。
がグロ−バルワ−ドラインとロ−カルワ−ドラインとを
連結するための一つの空乏型ＮＭＯＳトランジスタを用
いて実現されるので、チップサイズに対するロ−カルデ
コ−ダ回路の負担が軽減される。
【図１】電気的に消去及びプログラム可能な読み出し専
用メモリセルの断面図。
用メモリセルの断面図。
【図２】従来の不揮発性半導体メモリ装置を示したブロ
ック図。
ック図。
【図３】図２に示されたロ−カルデコ−ダ回路を示した
回路図。
回路図。
【図４】従来のメモリ装置による各動作モ−ドのバイア
ス条件を示した図表。
ス条件を示した図表。
【図５】本発明による不揮発性半導体メモリ装置を示し
たブロック図。
たブロック図。
【図６】図５に示されたグロ−バルワ−ドラインデコ−
ダの望ましい実施形態。
ダの望ましい実施形態。
【図７】図５に示されたセクタ選択回路の望ましい実施
形態。
形態。
【図８】本発明のメモリ装置による各動作モ−ドのバイ
アス条件を示した図表。
アス条件を示した図表。
【図９】本発明による不揮発性半導体メモリ装置の他の
実施形態。
実施形態。
１０，１００ａ，１００ｂ ： セクタ １２，１２０ ： グロ−バルワ−ドラインデコ−ダ １４，１４０ａ，１４０ｂ ： ロ−カルデコ−ダ回路 １６ ： セクタプリ−デコ−ダ回路 １６０ａ，１６０ｂ，１６０ａ′ ： セクタ選択回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/788 29/792 (72)発明者 林 瀛 湖 大韓民国京畿道水原市八達区靈通洞ハング ルタウン 豊林アパート231洞303号 (72)発明者 李 昇 根 大韓民国京畿道城南市盆唐区亭子洞サンロ クタウン 林光アパート407洞202号 Ｆターム(参考） 5B003 AA06 AC02 AD08 5B025 AA02 AD02 AD03 AE00 5F083 EP02 EP23 EP77 GA09 KA03 ZA10 5F101 BA01 BB05 BD26 BE02 BE05 BE06
Claims (16)
- 【請求項１】 複数の第１ワ−ドライン、複数のビット
ライン及びワ−ドラインと前記ビットラインとの交差領
域に配列された複数のフラッシュＥＥＰＲＯＭセルを備
えたメモリセルアレイと、 前記第１ワ−ドラインに各々対応するように前記メモリ
セルアレイを通じて配列された複数の第２ワ−ドライン
と、 前記第１ワ−ドラインに連結され、各動作モ−ド時前記
第１ワ−ドラインに印加されるワ−ドライン電圧で前記
第２ワ−ドラインを駆動する第１選択回路と、 制御信号に応答して前記第１ワ−ドラインと前記第２ワ
−ドラインとを連結するスイッチ回路と、 前記メモリセルアレイを選択するためのアドレス情報に
より前記制御信号を発生する第２選択回路とを含み、 前記スイッチ回路は対応する第１及び第２ワ−ドライン
の間に各々連結された複数の空乏型ＭＯＳトランジスタ
を備え、前記空乏型ＭＯＳトランジスタは前記制御信号
により共通に制御されることを特徴とするフラッシュメ
モリ装置。 - 【請求項２】 前記空乏型ＭＯＳトランジスタの各々は
負のスレッショルド電圧を有する空乏型ＮＭＯＳトラン
ジスタを含むことを特徴とする請求項１に記載のフラッ
シュメモリ装置。 - 【請求項３】 前記第１選択回路は前記第２ワ−ドライ
ンに各々連結され、各々が対応する第２ワ−ドラインを
ワ−ドライン電圧で駆動する複数のデコ−ダを含み、 前記デコ−ダ各々は対応する第２ワ−ドラインが欠陥の
ある時、消去動作中前記ワ−ドライン電圧が前記対応す
る第２ワ−ドラインで供給されることを防止する手段を
備えることを特徴とする請求項２に記載のフラッシュメ
モリ装置。 - 【請求項４】 複数の第３ワ−ドライン、複数の第２ビ
ットライン及び前記第３ワ−ドラインと前記ビットライ
ンとの交差領域に配列された複数の第２フラッシュＥＥ
ＰＲＯＭセルを有する第２メモリセルアレイと、 第２制御信号に応答して前記第３ワ−ドラインを前記第
２ワ−ドラインと連結する第２スイッチ回路と、 前記第２メモリセルアレイを選択するためのアドレス情
報により前記第２制御信号を発生する第３選択回路とを
含むことを特徴とする請求項３に記載のフラッシュメモ
リ装置。 - 【請求項５】 前記第２スイッチ回路は対応する第２及
び第３ワ−ドラインの間に各々連結された複数の第２空
乏型ＭＯＳトランジスタを含み、前記第２空乏型ＭＯＳ
トランジスタは前記第２制御信号により共通に制御され
ることを特徴とする請求項４に記載のフラッシュメモリ
装置。 - 【請求項６】 前記第２空乏型ＭＯＳトランジスタの各
々は負のスレッショルド電圧を有する空乏型ＮＭＯＳト
ランジスタを含むことを特徴とする請求項５に記載のフ
ラッシュメモリ装置。 - 【請求項７】 前記消去動作中に前記第１及び第２メモ
リセルアレイ中の一つが選択される時、選択されないメ
モリセルに対応するスイッチ回路に印加される制御信号
の電圧レベルは前記選択されないメモリセルアレイ内の
ワ−ドラインがフロ−ティングされるように前記空乏型
ＮＭＯＳトランジスタのスレッショルド電圧より低く設
定されることを特徴とする請求項６に記載のフラッシュ
メモリ装置。 - 【請求項８】 第１セクタと第２セクタとで分離された
メモリセルアレイであって、前記第１及び第２セクタの
各々は複数のロ−カルワ−ドライン、複数のビットライ
ン及び前記ロ−カルワ−ドラインと前記ビットラインと
の交差領域に配列された複数のフラッシュＥＥＰＲＯＭ
セルを備えたメモリセルアレイと、 前記各セクタ内のロ−カルワ−ドラインに各々対応する
ように前記メモリセルアレイを通じて配列された複数の
グロ−バルワ−ドラインと、 前記グロ−バルワ−ドラインに連結され、各動作モ−ド
時前記ロ−カルワ−ドラインに印加されるワ−ドライン
電圧で前記グロ−バルワ−ドラインを駆動するグロ−バ
ルワ−ドラインデコ−ダ回路と、 第１制御信号に応答して前記第１セクタ内のロ−カルワ
−ドラインと前記グロ−バルワ−ドラインとを連結する
第１ロ−カルデコ−ダ回路と、 第２制御信号に応答して前記第２セクタ内のロ−カルワ
−ドラインと前記グロ−バルワ−ドラインとを連結する
第２ロ−カルデコ−ダ回路と、 前記第１セクタを選択するためのアドレス情報により前
記第１制御信号を発生する第１セクタ選択回路と、 前記第２セクタを選択するためのアドレス情報により前
記第２制御信号を発生する第２セクタ選択回路とを含
み、 前記第１及び第２ロ−カルデコ−ダ回路の各々は対応す
るロ−カル及びグロ−バルワ−ドラインの間に各々連結
された複数の空乏型ＭＯＳトランジスタを備え、前記空
乏型ＭＯＳトランジスタは対応する制御信号により共通
に制御されることを特徴とするＮＯＲ型フラッシュメモ
リ装置。 - 【請求項９】 前記第１及び第２ロ−カルデコ−ダ回路
各々内の空乏型ＭＯＳトランジスタの各々は負のスレッ
ショルド電圧を有する空乏型ＮＭＯＳトランジスタを含
むことを特徴とする請求項８に記載のＮＯＲ型フラッシ
ュメモリ装置。 - 【請求項１０】 前記グロ−バルワ−ドライン選択回路
は前記グロ−バルワ−ドラインに各々連結され、各々が
対応するグロ−バルワ−ドラインをワ−ドライン電圧で
駆動する複数のデコ−ダを含むことを特徴とする請求項
９に記載のＮＯＲ型フラッシュメモリ装置。 - 【請求項１１】 前記デコ−ダ各々は、 デコ−ダ信号に応答して駆動制御信号を発生する駆動制
御信号発生器と、 第１電源端子と第２電源端子との間に連結され、前記駆
動制御信号に応答して前記第１及び第２電源端子中のい
ずれか一つから提供されるワ−ドライン電圧に対応する
グロ−バルワ−ドラインを駆動するドライバと、 前記対応するグロ−バルワ−ドラインが欠陥のある時、
消去動作中、前記第２電源端子からの電圧が前記対応す
るグロ−バルワ−ドラインに供給されることを防止する
手段とを含むことを特徴とする請求項１０に記載のＮＯ
Ｒ型フラッシュメモリ装置。 - 【請求項１２】 前記防止手段は前記ドライバ−と前記
第２電源端子との間に連結されたフュ−ズと並列連結さ
れたＮＭＯＳトランジスタとを含み、前記ＮＭＯＳトラ
ンジスタは消去動作が遂行される時タ−ンオフされるこ
とを特徴とする請求項１１に記載のＮＯＲ型フラッシュ
メモリ装置。 - 【請求項１３】 前記各デコ−ダのフュ−ズは対応する
グロ−バルワ−ドラインが欠陥のある時切断されること
を特徴とする請求項１２に記載のＮＯＲ型フラッシュメ
モリ装置。 - 【請求項１４】 前記消去動作中に前記第１及び第２セ
クタ中の一つが選択される時、選択されないセクタに対
応するロ−カルデコ−ダ回路に印加される制御信号の電
圧レベルは前記選択されないセクタ内のロ−カルワ−ド
ラインがフロ−ティングされるように前記空乏型ＮＭＯ
Ｓトランジスタのスレッショルド電圧より低く設定され
ることを特徴とする請求項１０に記載のＮＯＲ型フラッ
シュメモリ装置。 - 【請求項１５】 複数の第１ワ−ドライン、複数のビッ
トライン及び前記ワ−ドラインと前記ビットラインとの
交差領域に配列された複数のフラッシュＥＥＰＲＯＭセ
ルを備えたメモリセルアレイと、 前記第１ワ−ドラインに各々対応するように前記メモリ
セルアレイを通じて配列された複数の第２ワ−ドライン
と、 前記第１ワ−ドラインに連結され、各動作モ−ド時前記
第１ワ−ドラインに印加されるワ−ドライン電圧で前記
第２ワ−ドラインを駆動する第１選択回路と、 前記メモリセルアレイの一方側に配置され、第１制御信
号に応答して前記第１ワ−ドライン中の偶数番目ライン
と前記第２ワ−ドライン中の偶数番目ラインとを連結す
る第１スイッチ回路と、 前記メモリセルアレイの他方側に配置され、第２制御信
号に応答して前記第１ワ−ドライン中の奇数番目ライン
と前記第２ワ−ドライン中の奇数番目ラインとを連結す
る第２スイッチ回路と、 前記メモリセルアレイを選択するためのアドレス情報に
より前記第１及び第２制御信号を発生する第２選択回路
とを含み、 前記第１及び第２スイッチ回路の各々は対応する第１及
び第２ワ−ドラインの間に各々連結された複数の空乏型
ＭＯＳトランジスタを備え、前記空乏型ＭＯＳトランジ
スタは前記制御信号により共通に制御されることを特徴
とするフラッシュメモリ装置。 - 【請求項１６】 前記第１及び第２スイッチ回路内の空
乏型ＭＯＳトランジスタは各々負のスレッショルド電圧
を有する空乏型ＮＭＯＳトランジスタを含むことを特徴
とする請求項１５に記載のフラッシュメモリ装置。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000040212A KR100355715B1 (ko) | 2000-07-13 | 2000-07-13 | 노어형 플래시 메모리 장치의 행 디코딩 회로 |
| KR2000P-40212 | 2000-11-20 | ||
| KR10-2000-0068999A KR100399360B1 (ko) | 2000-11-20 | 2000-11-20 | 노어형 플래시 메모리 장치의 행 디코딩 회로 |
| KR2000P-68999 | 2000-11-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002093182A true JP2002093182A (ja) | 2002-03-29 |
| JP4714380B2 JP4714380B2 (ja) | 2011-06-29 |
Family
ID=26638212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001211117A Expired - Fee Related JP4714380B2 (ja) | 2000-07-13 | 2001-07-11 | 小占有面積の行デコーディング回路を有するフラッシュメモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6542406B2 (ja) |
| JP (1) | JP4714380B2 (ja) |
| TW (1) | TW540053B (ja) |
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| Publication number | Publication date |
|---|---|
| US20020067639A1 (en) | 2002-06-06 |
| TW540053B (en) | 2003-07-01 |
| JP4714380B2 (ja) | 2011-06-29 |
| US6542406B2 (en) | 2003-04-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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|
| A977 | Report on retrieval |
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