JPH11250682A - 半導体記憶装置及びそれを用いた半導体装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 高電圧デコーダにチャージポンプを用いず
に、低電圧駆動が可能でレイアウト設計の自由度が高ま
る半導体記憶装置。 【解決手段】 行デコーダは、ＥＥＰＲＯＭのメモリ素
子に対するデータの書換え、消去、読出しに応じ、ソー
ス線Ｓとワード線ＷＬとに電源電圧以下の電圧を供給す
る。２本のワード線ＷＬＯ，ＷＬ１と１本の共通ソース
線Ｓ１とを一組とするライン群に対し一つ設けられ、高
電圧発生回路１１０からの高電圧を、各ライン群に供給
する複数の高電圧デコーダ１０４を有する。高電圧デコ
ーダは、高電圧発生回路の出力をワード線及び共通ソー
ス線への供給ライン途中に接続したｐ型半導体スイッチ
１２０と、ｐ型半導体スイッチを行デコーダの出力に基
づきオン、オフするレベルシフタ１３０とを有し、レベ
ルシフタは、第１のｎ型半導体スイッチ１３２と、第１
のｐ型半導体スイッチ１３４と、第２のｐ型半導体スイ
ッチ１３６とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データの書き換え
時及び消去時に高電圧を必要とする半導体記憶装置に関
する。

【０００２】

【背景技術】この種の半導体記憶装置として、フラッシ
ュメモリであるＥＥＰＲ０Ｍ（Electrically Erasable
Programmable Read-only Memory）を挙げることができ
る。フラシュメモリの回路レイアウトとして、従来より
図８と図９の２種のタイプが知られている。図８に示す
タイプは、メモリ素子アレイ領域３００の片側例えば左
側に、行デコーダ３０２と昇圧回路３０４とを配置した
ものである。図９に示すタイプは、メモリ素子アレイ領
域の例えば左側に行デコーダ３０２を、メモリ素子アレ
イ領域３００の例えば右側に昇圧回路３０４を配置した
ものである。

【０００３】図８に示すタイプよりも、図９に示すタイ
プの方が、回路レイアウトの自由度が高く設計し易いも
のとなる。

【０００４】ここで、図９に示すタイプに用いられる昇
圧回路として、米国特許第４，５１１，８１１に開示さ
れたものが知られており、その回路図を図１０に示す。
図１０において、ワード線８が非選択のときには、ワー
ド線８の電位はＯＶであり、ノード４２もＯＶとなる。
トランジスタ４４のゲートはノード４２に接続され、そ
のソース・ドレインは発振器３８に接続されている。発
振器３８の出力は波高値Ｖｄｄの矩形波である。トラン
ジスタ４４をオンさせるためには、ノード４２の電圧
は、発振器３８の出力電圧Ｖｄｄにトランジスタ４４の
しきい値電圧Ｖｔｈ44を加算した電圧（Ｖｄｄ＋Ｖｔｈ
44）以上でなければならない。従って、ワード線８が非
選択の時にはトランジスタ４４はオンせず、発振器３８
とノード４２とにカップリングは生じない。しかも、ト
ランジスタ４６のゲートも０Ｖが印加されるので、トラ
ンジスタ４６はオンせず、ワード線８に電流が流れるこ
とはない。

【０００５】一方、ワード線８が図９の行デコーダ３０
２によって選択されると、その電位はワード線８の寄生
容量ＣＷＬによってほぼ電源電圧Ｖｄｄとなる。ここ
で、高電圧発生回路３４の出力電圧を１５Ｖとすると、
ダイオードとして機能するトランジスタ５０のソース線
５２の電圧は、トランジスタ５０のしきい値電圧分のド
ロップにより１３．５Ｖとなる。この電圧はトランジス
タ４０のドレインに印加される。トランジスタ４０のゲ
ートに印加される電源電圧Ｖｄｄを５Ｖとし、トランジ
スタ４０のしきい値電圧を０．５Ｖとすると、トランジ
スタ４０のソース、すなわちノード４２の電位は４．５
Ｖとなる。

【０００６】ここで、トランジスタ４６のしきい値電圧
を１Ｖとすると、初期状態においてノード４２の電圧が
６Ｖ（ワード線８の電位５Ｖ＋トランジスタ４６のしき
い値１Ｖ）となれば、トランジスタ４６がオンし、ワー
ド線８が昇圧される。このノード４２の電圧は、トラン
ジスタ４４の容量とトランジスタ４６の容量との比によ
って定まり、発振器３８からの波高値Ｖｄｄの電圧がト
ランジスタ４４に印加されることで、ノード４２の電圧
を４．５Ｖから６Ｖまで上げることが可能となる。

【０００７】以降は、昇圧されたワード線８の電圧がト
ランジスタ４０に印加され続けることで、ノード４２の
電圧が図１１に示すようにポンピングされながら上昇
し、それに応じてワード線８の電位も上昇して行く。

【０００８】図１１に示すノード４２の電位及びワード
線８の電位の上昇について、さらに詳しく説明する。ト
ランジスタ４４はＭＯＳキャパシタとして機能し、その
容量が有効になる条件は、そのゲート電圧をＶＧとし、
ソース電圧（ドレイン電圧ＶＤと等しい）をＶＳとし、
しきい値をＶｔｈ44とすると、ＶＧ−ＶＳ＞Ｖｔｈ44で
ある。

【０００９】トランジスタ４０は、イントリンシック
（通常そのしきい値Ｖｔｈ40がほぼ０Ｖ）なトランジス
タで構成される。このトランジスタ４０に１３．５Ｖ位
のバックバイアイスが印加されると、そのしきい値Ｖｔ
ｈ40＝０．５Ｖ程度となる。一方、トランジスタ４６，
５０は共にエンハンスメントトランジスタであり、その
しきい値Ｖｔｈ46，Ｖｔｈ50は、通常は０．５Ｖ〜０．
８Ｖであるが、１５Ｖ程度のバックバイアスが印加され
ると１．５Ｖ程度になる。

【００１０】ワード線８の非選択時にあっては、ワード
線８の電位は０Ｖなので、トランジスタ４０はオンしな
い。一方、ワード線８の選択時にあっては、ワード線８
の電位がほぼＶｄｄとなるので、トランジスタ４０を介
してノード４２の電位がＶｄｄ−Ｖｔｈ40となる。ただ
し、このときトランジスタ４０へのバックバイアスがほ
ぼ０Ｖなので、トランジスタ４０のしきい値Ｖｔｈ40は
ほぼ０Ｖとなり、ノード４２の電位はほぼＶｄｄとなる
（図１１参照）。この状態が、ノード４２の電位の初期
状態であり、発振器３８からのクロックはロー（０Ｖ）
とする。

【００１１】次に、発振器３８からのクロックがハイ
（Ｖｄｄ）となると、ノード４２の電位がＶｄｄ＋αＶ
ｄｄ（αはポンピング効率）に持ち上がり、ワード線８
にはほぼ、Ｖｄｄ＋αＶｄｄ−Ｖｔｈ46の電圧が供給さ
れる（図１１参照）。

【００１２】その後、発振器３８からのクロックがロー
になると、ノード４２の電位はＶｄｄ＋αＶｄｄ−Ｖｔ
ｈ46に下がり、ＭＯＳキャパシタ４４にこの電圧がチャ
ージされる。

【００１３】その後は、クロックが再度ハイとなると、
ノード４２の電位がさらにαＶｄｄだけ持ち上がり、以
降は、クッロクのハイ／ローの変化で上記内容の動作を
繰り返す。これにより、ワード線８の電位が順次上昇
し、これに伴いトランジスタ４０のゲート電位も上昇す
るので、トランジスタ４０は高電圧Ｖｐｐに近い電圧を
通過し易くなる。そして、最終的にワード線８の電位は
ほぼ、Ｖｐｐ−Ｖｔｈ50−Ｖｔｈ40＋αＶｄｄ−Ｖｔｈ
46となる。

【００１４】なお、上記とほぼ同様な技術が、1983 IEE
E Internatinal Solid-State Circuits Conferance DIG
EST OF TECNICAL PAPERSの第１６７頁及び第１６９頁に
記載されている。

【００１５】

【発明が解決しようとする課題】図９のタイプのレイア
ウトを採用するために、図１０の昇圧圧回路を採用する
と、以下のような問題が生ずる。

【００１６】（１）図１０中のノード４２に接続されて
いる素子の耐圧を過度に高くする必要がある。

【００１７】上述の通り、ノード４２の電圧は徐々に高
くなり、最終的にはノード４２の電圧はＶｐｐ−Ｖｔｈ
50−Ｖｔｈ40＋αＶｄｄとなる。従って、このノード４
２に接続されているトランジスタ４０のソース耐圧、ト
ランジスタ４６のドレイン耐圧及びＭＯＳキャパシタ４
４のゲート耐圧を、ノード電位の最大電圧より高い値に
する必要がある。

【００１８】（２）図１０の回路は低電圧駆動すること
が不可能である。

【００１９】ｎ型トランジスタ４６に１５Ｖ以上のバッ
クバイアスがかかり、トランジスタ４６のしきい値が高
くなる。ワード線８が昇圧されるとき、トランジスタ４
６のしきい値分のドロップ電圧が生ずるため、なおさら
ノード４２の電圧を上げなければならない。ノード４２
の電圧を高くするためには、発振器３８からのクロック
の振幅を大きくしなければならず、結果として電源電圧
Ｖｄｄを高くする必要が生ずる。

【００２０】（３）図１０の回路は、多段のチャージポ
ンプで構成される高電圧発生回路３４に加えてさらに、
ポンピングを行うための１段のチャージポンプを各ワー
ド線８毎に必要としている。このワード線８毎に必要な
チャージポンプでも変換効率αは１未満であり、変換ロ
スが生ずる。

【００２１】（４）図１０の回路ではクロックに従って
ポンピングするため、ワード線を高電圧まで昇圧するの
に時間を要する。

【００２２】（５）図１０の回路中のトランジスタ４０
は、昇圧電圧のロスを避けるためにインシトリックなト
ランジスタとしているが、このために半導体製造プロセ
スにおいて余分なイオン注入工程を必要としていた。

【００２３】（６）図１０の回路中のトランジスタ４４
は容量として用いられるため、他のトランジスタと比べ
て面積が大きくなり、結果として昇圧回路の占める面積
が大きくなる。

【００２４】このように、図９に示すレイアウトを実現
するための昇圧回路には、上述したような問題が生じて
いた。

【００２５】そこで、本発明の目的は、ワード線毎にチ
ャージポンプを用いずに、低電圧駆動が可能でしかもレ
イアウト設計の自由度が高まる半導体記憶装置及びそれ
を用いた半導体装置を提供することにある。

【００２６】本発明の他の目的は、素子耐圧が低く製造
が容易な半導体記憶装置及びそれを用いた半導体装置を
提供することにある。

【００２７】本発明の他の目的は、各々の高電圧デコー
ダの占有面積を小さくすることができる半導体記憶装置
及びそれを用いた半導体装置を提供することにある。

【００２８】

【課題を解決するための手段】請求項１の発明は、ソー
ス・ドレイン領域と、フローティンクゲートと、コント
ロールゲートとを有するメモリ素子を多数配列して成る
半導体記憶装置において、各々の前記メモリ素子に対す
るデータの書き換え、消去、読み出しに応じて、前記コ
ントロールゲートに接続されて行方向に延びる複数のワ
ード線に、第１の電圧以下の複数電圧を選択的に供給す
る行デコーダと、前記第１の電圧より高電圧の第２の電
圧が入力される高電圧入力端子と、前記複数のワード線
の少なくとも１本の被昇圧線に対して一つ配置され、前
記高電圧入力端子からの前記第２の電圧に基づいて、複
数の前記被昇圧線をそれぞれ選択的に昇圧する複数の高
電圧デコーダと、を有し、各々の前記高電圧デコーダ
は、前記高電圧入力端子と前記少なくとも１本の被昇圧
線とを接続する供給ライン途中に設けられたｐ型半導体
スイッチと、前記ｐ型半導体スイッチのゲート電位を、
前記行デコーダの出力に基づいて、オン電位とオフ電位
の間でレベルシフトさせるレベルシフタと、を有するこ
とを特徴とする。

【００２９】請求項７の発明は、請求項１の発明中の被
昇圧線をソース線とした発明を定義している。なお、請
求項１の発明は、ソース線が行方向に延びていないタイ
プの半導体記憶装置を包含している。この種の半導体記
憶装置として、全ソース領域を同一電位に設定するタイ
プを挙げることができる。

【００３０】請求項１の発明によれば、高電圧入力端子
と被昇圧線との間の供給経路途中にｐ型半導体スイッチ
を設け、そのゲート電位を行デコーダからの出力に基づ
いてレベルシフタによりオン電位、オフ電位に切り替え
ている。ｐ型半導体スイッチを用いると、そのしきい値
電圧に相当する電圧降下が高電圧の供給経路にて生じな
いので、高電圧発生回路にて過度に高い電圧を出力する
必要が無くなる。しかも、レベルシフタは、行デコーダ
からの第１の電圧以下の電圧に基づいて駆動されるの
で、低電圧駆動が可能となる。また、複数の高電圧デコ
ーダの各々は、チャージポンプを必要としないので、被
昇圧線を昇圧するのに時間を要せず、しかも変換ロスが
生ずることがない。また、容量として用いるトランジス
タを必要としないため、各高電圧デコーダの占める面積
を小さくできる。

【００３１】請求項２の発明は、請求項１において、前
記複数の高電圧デコーダは、列方向にて隣り合う２本の
ワード線と、該２本のワード線に接続されて列方向にて
隣り合う前記メモリ素子のソース領域に接続された１本
の共通ソース線とを一組とするライン群に対して一つず
つ設けられていることを特徴とする。

【００３２】請求項２の発明によれば、データ消去動作
を後述するようにペイジ走査によって実現できる。しか
も１本のワード線毎に高電圧デコーダを設けるものと対
比して、高電圧デコーダの総数を減少させることができ
る。なお、この請求項２は、メモリ素子がビット線に対
して並列に接続されるいわゆるＮＯＲ型の構成を定義し
ているが、メモリ素子がビット線に対して直列に接続さ
れるいわゆるＮＡＮＤ型等のＮＯＲ型以外の構成にも本
発明を適用できることは言うまでもない。

【００３３】請求項３の発明は、請求項１または２にお
いて、前記レベルシフタは、前記高電圧入力端子とグラ
ンドとの間に設けられ、前記行デコーダの出力に基づい
て、前記ｐ型半導体スイッチのゲートに前記オン電位を
供給する第１のｎ型半導体スイッチと、前記高電圧入力
端子と前記第１のｎ型半導体スイッチとの間に設けら
れ、前記行デコーダの出力に基づいてオンされた時に、
前記ｐ型半導体スイッチのゲートに前記オフ電位を供給
する第１のｐ型半導体スイッチと、前記高電圧入力端子
と前記第１のｐ型半導体スイッチのゲート線との間に設
けられて、前記ｐ型半導体スイッチと共にオン、オフさ
れ、前記ｐ型半導体スイッチがオンの時に、前記第１の
ｐ型半導体スイッチをオフさせる電位を該第１のｐ型半
導体スイッチのゲートに供給する第２のｐ型半導体スイ
ッチと、を有することを特徴とする。

【００３４】このように構成すると、行デコーダからの
出力と、高電圧入力端子からの第２の電圧とに基づい
て、ｐ型半導体スイッチを確実にオン、オフすることが
できる。しかも、第１のｎ型半導体スイッチの素子耐圧
は高電圧入力端子からの第２の電圧まで必要で、それを
越える素子耐圧は要求されない。また、第２のｐ型半導
体スイツチにより、第１のｐ型半導体スイッチのオフ状
態をラッチできる。従って、ハーフラッチ型の高電圧デ
コーダを提供できる。

【００３５】請求項４の発明は、請求項３において、前
記レベルシフタは、前記第１のｐ型半導体スイッチのゲ
ート線とグランドとの間に設けられ、前記第１のｎ型半
導体スイッチとはオン、オフタイミングが逆相となる第
２のｎ型半導体スイッチをさらに有することを特徴とす
る。

【００３６】請求項４の発明によれば、第２のｎ型半導
体スイッチがオンすることで、第１のｐ型半導体スイッ
チのオン状態もラッチでき、これによりフルラッチ機能
を有する相補型の高電圧デコーダを提供できる。

【００３７】なお、請求項４に定義されたフルラッチ機
能を有する相補型の高電圧デコーダでは、請求項３に定
義されたハーフラッチ型の高電圧デコーダと比較して動
作が安定するという利点がある。特に、高電圧入力端子
からの入力電圧は、その高電圧入力端子に接続された高
電圧発生回路が通常チャージポンプにて構成されるた
め、その動作開始から停止にかけて、０Ｖ→Ｖｄｄ→Ｖ
ｐｐ→Ｖｄｄ→０Ｖと変化するが、この電圧変化があっ
ても、ラッチ状態の安定性を高く確保できる。

【００３８】一方、請求項３に定義されたハーフラッチ
型の高電圧デコーダでは、請求項４に定義されたフルラ
ッチ機能を有する相補型の高電圧デコーダと比較して、
回路素子数をすくなくでき、レイアウト上有利となる。

【００３９】また、請求項５及び請求項６の発明によれ
ば、図８及び図９の双方のタイプの半導体記憶装置を実
現できる。特に請求項５の発明では、回路レイアウトの
自由度が高まる効果がある。

【００４０】また、本発明は請求項８に示すように、請
求項１乃至７のいずれかに記載の半導体記憶装置を用い
て半導体装置を構成することもできる。

【００４１】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して具体的に説明する。

【００４２】＜第１の実施の形態＞まず、本発明の第１
の実施の形態について、図１〜図４を参照して説明す
る。

【００４３】（半導体記憶装置の概略説明）図１は、第
１の実施の形態に係る半導体記憶装置（ＥＥＰＲＯＭ）
の概略ブロック図である。図１において、メモリ素子ア
レイ領域１００の例えば左側には行デコーダ１０２が配
置され、右側には昇圧回路１０３が配置されている。昇
圧回路１０３には高電圧発生回路１１０が接続される
が、これは半導体記憶装置の内部に設ける他、その外部
に設けることもできる。いずれの場合も、昇圧回路１０
３には、高電圧入力端子を介して高電圧発生回路１１０
から高電圧が入力される。

【００４４】メモリ素子アレイ領域１００の例えば下側
には、ビット線負荷回路５１と、列ゲート回路５０が設
けられている。この列ゲート回路５０は、列デコーダ５
２からの出力に基づいて、ビット線ＢＬ０，ＢＬ１，Ｂ
Ｌ２…とセンスアンプ５６との接続を切り換えるもので
ある。ビット線負荷回路５１には、ビット線ＢＬ０，Ｂ
Ｌ１，ＢＬ２…に対応させて複数のｎ型トランジスタ５
１ａが設けられている。各ｎ型トランジスタのドレイン
は共通ドレイン線６０に接続され、その各ゲートは列デ
コータ５２に接続された各ゲート線６２に接続され、各
ソースは対応するビット線ＢＬ０，ＢＬ１，ＢＬ２…に
接続されている。また、共通ドレイン線６０には２つの
インバータ６４，６６を介して、データ書き込みタイミ
ング信号ＰＲＯＧ信号が入力される。このデータ書き込
みタイミング信号ＰＲＯＧ信号は、データ書き込み（プ
ログラム）時には例えばＶｄｄ＝５Ｖとなり、それ以外
の時には０Ｖとなる。入出力回路５４は、データ読み出
し時にいずれかのビット線より読み出されたデータ電位
を、センスアンプ５６にて増幅した後に出力する。制御
用ロジック回路５８は、チップイネーブル信号ＣＥ、ラ
イトイネーブル信号ＷＥ及びアウトプットイネーブル信
号０Ｅなどに基づいて、本半導体記憶装置を制御する各
種制御信号を出力する。

【００４５】（メモリ素子の説明）図１のメモリ素子ア
レイ領域１００には、図２に示すメモリ素子１０が配列
されている。このメモリ素子１０は、図２に示すよう
に、スプリットゲート型（あるいはオフセット型）の半
導体メモリ素子である。このメモリ素子１０は、図３に
示すメモリ素子アレイ領域１００にて、行方向及び列方
向にて多数配列されている。

【００４６】このメモリ素子１０は、図３の列（Ｙ）方
向で隣合う２つのメモリ素子に共通のソース領域１２
と、ドレイン領域１４と、その間に形成されるチャネル
領域１６とを有する。ソース、ドレイン間のチャネル領
域１６上には、絶縁層を介してフローティングゲート１
８が形成され、さらに、このフローティングゲート１８
上には、絶縁層を介してコントロールゲート２０が形成
されている。

【００４７】なお、本発明は図２に示すスプリットゲー
ト型のものに限らず、スタックド型半導体メモリ素子を
用いても良い。

【００４８】図３に示すように、第１のセル群例えば第
ｍ行目の各メモリ素子１０のコントロールゲート２０
は、ワード線ＷＬｍに共通接続され、この第１のセル群
と隣合う第２群例えば（ｍ＋１）行目の各メモリ素子１
０のコントロールゲート２０は、ワード線ＷＬｍ＋１に
共通接続されている。また、ｍ行目（第１群）及びｍ＋
１行目（第２群）の各メモリ素子１０のソース領域１２
は、ソース線Ｓｎに共通接続されている。また、列
（Ｙ）方向の各メモリ素子、例えばｋ列目のメモリ素子
１０のドレイン領域１４は、ビット線Ｂｋに接続されて
いる。

【００４９】本実施の形態では、第１群及び第２群に属
する全メモリ素子１０（例えば図２のワード線ＷＬ０，
ＷＬ１、共通ソースＳ１に接続された全メモリ素子１
０）を一括して選択する場合の走査をページ走査または
セクタ走査と称し、データの消去動作はページ走査（セ
クタ走査）によって実施される。

【００５０】以下、メモリ素子１０に対するデータの書
き込み（プログラム）、消去及び読み出し動作について
説明する。

【００５１】ここで、データの消去、書き込みには、２
通りの規格があり、これらを規格１，２として下記に示
す。なお、規格１，２のいずれも、データ消去後のデー
タの状態をデータ「１」と定義する。

【００５２】（規格１） 消去動作：図２に示すフローティングゲート１８から電
荷が抜かれる状態となる。

【００５３】データを０とするための書き込み動作：フ
ローティングゲート１８に電荷を注入する。

【００５４】データを１とするための書き込み動作：フ
ローティングゲート１８の電荷を消去時のままとする。

【００５５】（規格２） 消去動作：フローティングゲート１８に電荷が注入され
た状態となる。

【００５６】データを０とするための書き込み動作：フ
ローティングゲート１８から電荷を抜く。

【００５７】データを１とするための書き込み動作：フ
ローティングゲート１８の電荷を消去時のままとする。

【００５８】次に、規格１に基づいて、メモリ素子１０
に対するデータ消去、書き込み及び読み出しの各動作に
ついて説明する。なお、メモリ素子１０のアドレスを
（Ｘ，Ｙ）で示し、データ消去は１ペイジ走査で行われ
るが、以下の説明ではＹ方向にて隣り合うアドレス
（０，０）及びアドレス（０，１）のメモリ素子１０に
対するものとする。また、データ書き込み及び読み出し
については、通常例えば８ビット毎（８ビット線毎）に
行われるが、説明の便宜上１ビットに対して行うものと
する。

【００５９】上述の各動作を実施するために、ワード線
ＷＬ０、ワード線ＷＬ１、ソース線Ｓ１、ビット線Ｂ０
及びビット線Ｂ１の電圧は、下記の通りとなる。

【００６０】 （１）データ消去動作 ライン種 Ｓ１ ＷＬ０ ＢＬ０ ＷＬ１ ＢＬ１ 印加電圧 ０Ｖ １５Ｖ ０Ｖ １５Ｖ ０Ｖ ここで、ソース線Ｓ１の電圧（０Ｖ）は行デコーダ１０
２により設定され、ワード線ＷＬ０，ＷＬ１の電圧（１
５Ｖ）は昇圧回路１０３により設定される。また、ビッ
ト線ＢＬ０，ＢＬ１の電圧は下記のようにして設定され
る。すなわちデータ消去時には、図１のビット線負荷回
路５１中の全てのｎ型トランジスタ５１ａが列デコーダ
５２によってオンされる。また、データ消去時にはＰＲ
ＯＧ信号が０Ｖであるため、各ｎ型トランジスタ５１ａ
のソース電位は０Ｖとなる。従って、ビット線ＢＬ０，
ＢＬ１はＯＶとなる。

【００６１】この場合には、図２のコントロールゲート
２０とフローティングゲート１８との間に高電界が生
じ、フローティングゲート２０に溜まっていた電子はコ
ントロールゲート２０側に抜けて、データが消去され
る。

【００６２】（２）データ書き込み動作 （２−１）アドレス（０，０）のメモリ素子１０にデー
タ０を書き込む場合 この場合、ビット線ＢＬとワード線ＷＬなどに印加され
る電圧は下記の通りとなる。

【００６３】 ライン種 Ｓ１ ＷＬ０ ＢＬ０ 他のワード線 他のビット線 印加電圧 １２Ｖ ２Ｖ ０Ｖ ０Ｖ ４Ｖ ここで、ソース線Ｓ１の電圧（１２Ｖ）は昇圧回路１０
３により設定され、選択されるワード線ＷＬ０の電位
（２Ｖ）及び他のワード線の電位（０Ｖ）は、それぞれ
行デコーダ１０２により設定される。また、ビット線Ｂ
Ｌ０，ＢＬ１の電圧は下記のようにして設定される。す
なわち、アドレス（０，０）のメモリ素子１０にデータ
０を書き込む場合には、図１のビット線負荷回路５１中
のｎ型トランジスタ５１ａのうち、ビット線ＢＬ０に接
続されたｎ型トランジスタ５１ａのみがオフとなり、他
のｎ型トランジスタ５１ａは全てオンされる。オンされ
た他のｎ型トランジスタ５１ａのソース電位は、ＰＲＯ
Ｇ信号がＶｄｄであるため、Ｖｄｄ−Ｖｔｈ51a＝４Ｖ
となる。従って他のビット線の電位は４Ｖとなる。一
方、ビット線ＢＬ０の電位は下記のようにして設定され
る。ビット線ＢＬ０は、列デコーダ５２からの出力信号
に基づいて、列ゲート回路５０を介して入出力回路５４
に接続される。ここで、入出力回路５４には列ゲート回
路５０への入出力線に接続された図示しないトランジス
タが配置され、入出力回路５４に入力される信号に基づ
いて該トランジスタがオンされる。従って、ビット線Ｂ
ＬＯは入出力回路５０内のトランジスタを介してローレ
ベルに設定される。

【００６４】この場合、アドレス（０，０）のメモリ素
子１０のフローティングゲート１８とソース領域１２と
の間に強い容量カップリングが生じ、フローティングゲ
ート１８の電位はほぼ１０Ｖ付近となる。このため、ド
レイン領域１４からソース領域１２に流れる電子の一部
がチャネル ホット エレクトロンとしてフローティン
グゲート１８に注入され、書き込みが行われる。従っ
て、後の読み出し時にはフローティングゲート１８の下
にはチャネルが形成されず、ドレイン領域１４から電流
が流れないので、データは０となる。

【００６５】（２−２）アドレス（０，０）のメモリ素
子１０にデータ０を書き込まない場合 この場合、ビット線ＢＬとワード線ＷＬなどに印加され
る電圧は下記の通りとなる。

【００６６】 ライン種 Ｓ１ ＷＬ０ ＢＬ０ 他のワード線 他のビット線 印加電圧 １２Ｖ ２Ｖ ４Ｖ ０Ｖ ４Ｖ アドレス（０，０）のメモリ素子１０にデータ０を書き
込まない場合には、（２−１）の場合と異なる点とし
て、図１のビット線負荷回路５１中の全てのｎ型トラン
ジスタ５１ａが列デコーダ５２からの出力に基づいてオ
ンされる。従って、ビット線ＢＬ０の電位は、他のビッ
ト線と同じく４Ｖとなる。

【００６７】この場合、（２−１）の場合とは異なり、
図１のフローティングゲート１８には電子が注入されな
い。従って、その後の読み出し時にはフローティングゲ
ート１８の下にはチャネルが形成され、ドレイン領域１
４から電流が流れて、データ１の読み出しが可能とな
る。

【００６８】なお、メモリ素子アレイ領域１００にてマ
トリクス状に配置されたトランジスタに印加される信号
は、（ＷＬ，ＢＬ）＝（２Ｖ，０Ｖ），（０Ｖ，４
Ｖ），（２Ｖ，４Ｖ），（０Ｖ，０Ｖ）の４つの組合せ
が存在する。そして、（２Ｖ，０Ｖ）のときのみデータ
０が書き込まれ、（０Ｖ，４Ｖ），（２Ｖ，４Ｖ），
（０Ｖ，０Ｖ）のときにはいずれも消去時のデータのま
ま変化しない。

【００６９】 （３）データ読み出し動作 ライン種 Ｓ１ ＷＬ０ ＢＬ０ 印加電圧 ０Ｖ ４Ｖ ２Ｖまたは０Ｖ この場合、ソース線Ｓ１、ワード線ＷＬ０が行デコーダ
１０２の出力に基づいて上記電位に設定される。また、
図１のビット線負荷回路５１中のｎ型トランジスタ５１
ａのうち、ビット線ＢＬ０に接続されたｎ型トランジス
タ５１ａのみがオフとなり、他のｎ型トランジスタ５１
ａは全てオンされる。ＰＲＯＧ信号が０Ｖであるため、
オンされた他のｎ型トランジスタ５１ａのソース電位は
０Ｖとなり他のビット線の電位は０Ｖとなる。アドレス
（０，０）のメモリ素子１０からのデータ読み出し時に
は、ビット線ＢＬ０のみが列ゲート回路５０を介してセ
ンスアンプ５６と接続される。従って、（２−１）また
は（２−２）の書き込み状態に応じて、ビット線ＢＬ０
から０Ｖまたは２Ｖが出力される。すなわち、フローテ
ィングゲート１８に電子が溜まっていなければ、フロー
ティングゲート１８の下にはチャネルが形成され、ドレ
イン領域１４から電流が流れて、データ１（２Ｖ）の読
み出しが可能となる。逆に、フローティングゲート１８
に電子が溜まっていれば、フローティングゲート１８の
下にはチャネルが形成されず、ドレイン領域１４から電
流が流れないため、データ０（ＯＶ）の読み出しが可能
となる。このデータ電位は、図１のセンスアンプ５０で
増幅され、入出力回路５４を介して外部に出力される。

【００７０】（ワード線、ソース線の電圧設定のための
構成の説明）上記の通り、ソース線Ｓ１，ワード線ＷＬ
０，ＷＬ１の設定電圧には、電源電圧（例えば５Ｖ）以
下の電圧と、それを越える１２Ｖ，１５Ｖの電圧とが必
要である。以下、上記の各動作毎にソース線、ワード線
に所定の電圧を印加するための構成について、図３を参
照して説明する。

【００７１】図３に示す通り、メモリ素子アレイ領域１
００を挟んで例えば左側に行デコーダ１０２を、右側に
昇圧回路１０３を有する。行デコーダ１０２は、各種動
作状態に応じて、ソース線、ワード線に電源電圧以下の
電圧を印加するものである。また、昇圧回路１０３は、
各種動作状態に応じて、ソース線、ワード線に電源電圧
を越える電圧を印加するものである。昇圧回路１０３は
大別して、一つの高電圧発生回路１１０と、複数の高電
圧デコーダ１０４とを有する。

【００７２】以下、本実施の形態の特徴的構成を有する
昇圧回路１０３、特に高電圧デコーダ１０４の詳細につ
いて、図４をも参照に加えて説明する。

【００７３】各々の高電圧デコーダ１０４は、図３に示
すように、列（Ｙ）方向で隣合う２本のワード線例と、
その２本のワード線に接続された各メモリ素子１０のソ
ース領域１２に接続された１本のソース線に、電源電圧
を越える電圧を印加するものである。

【００７４】各々の高電圧デコーダ１０４に共通接続さ
れる構成として、図３に示すように、チャージポンプ１
０６と、レギュレータ１０８とで構成される高電圧発生
回路１１０が設けられている。レギュレータ１０８から
の高電圧Ｖｐｐとして、データ書き込み時にはソース線
Ｓに供給される高電圧１２Ｖが、データ消去時にはワー
ド線ＷＬに供給される高電圧１５Ｖが得られる。

【００７５】チャージポンプ１０６は、公知の通り、単
位チャージポンプを多段に配列することにより構成され
る。このチャージポンプ１０６は、電源電圧Ｖｄｄとク
ロックＣＬＫとを入力し、レギュレータ１０８から得ら
れる高電圧Ｖｐｐ以上の高電圧を出力するものである。
レギュレータ１０８は、チャージポンプ１０６からの出
力電圧と、データ書き込みタイミング信号ＰＲＯＧとデ
ータ消去タイミング信号ＥＲＡＳＥとを入力し、上述し
た２種の高電圧Ｖｐｐを出力する。

【００７６】次に、高電圧発生回路１１０からの高電圧
Ｖｐｐが入力される各々の高電圧デコーダ１０４の詳細
について、図４を参照して説明する。ここで、各々の高
電圧デコーダ１０４は同一の構成を有するため、以下で
はソース線ＷＬ０，ＷＬ１及びソース線Ｓ１に接続され
た高電圧デコーダ１０４について説明する。

【００７７】この高電圧デコーダ１０４は、高電圧発生
回路１１０の出力線１１１と、ソース線ＷＬ０，ＷＬ１
及びソース線Ｓ１を結線した第１の共通線１１２との間
に、ｐ型半導体スイッチ１２０を有する。このｐ型半導
体スイッチ１２０がオンすると、高電圧発生回路１１０
からの高電圧Ｖｐｐがソース線ＷＬ０，ＷＬ１及びソー
ス線Ｓ１に供給される。

【００７８】特に本実施の形態においては、高電圧デコ
ーダ１０４内では、ソース線ＷＬ０，ＷＬ１及びソース
線Ｓ１に高電圧Ｖｐｐを供給する経路途中にはｐ型半導
体スイッチ１２０のみが存在している。このため、図１
０の従来技術のように、供給経路途中にｎ型半導体スイ
ッチ４６を有するものと比較して、ｎ型半導体スイッチ
４６によるしきい値電圧Ｖｔｈ分の電圧降下が生じな
い。特に図１０のｎ型トランジスタ４６には１０Ｖ以上
のバックバイアスがかかり、トランジスタ４６のしきい
値電圧が高くなり、上記の降下電圧も大きくなる。一
方、本発明の実施の形態では、高電圧発生回路１１０か
ら出力される高電圧Ｖｐｐとして、上記の降下電圧を見
込んだより高い電圧を発生する必要が無くなり、低電圧
駆動が可能となる。

【００７９】また、ソース線ＷＬ０，ＷＬ１及びソース
線Ｓ１途中には、高電圧Ｖｐｐを選択的に供給するため
の半導体スイッチ１２２，１２４，１２６がそれぞれ設
けられている。半導体スイッチ１２２，１２４のゲート
に印加される電圧ｗｌｈｖは、データ消去タイミング信
号ＥＲＡＳＥがハイのとき、すなわちデータ消去時に例
えば１７Ｖとなり、半導体スイッチ１２２，１２４がオ
ンされる。半導体スイッチ１２６のゲートに印加される
電圧ｓｈｖは、データ書き込みタイミング信号ＰＲＯＧ
がハイのとき、すなわちデータ書き込み時に例えば１４
Ｖとなり、半導体スイッチ１２６がオンされる。

【００８０】よって、データ書き込み時には、高電圧発
生回路１１０、ｐ型半導体スイッチ１２０及び半導体ス
イッチ１２６を介して、高電圧Ｖｐｐ＝１２Ｖが、ソー
ス線Ｓ１に供給されることになる。一方、データ消去時
には、高電圧発生回路１１０、ｐ型半導体スイッチ１２
０及び半導体スイッチ１２２，１２４を介して、高電圧
Ｖｐｐ＝１５Ｖが、ワード線ＷＬ０，ＷＬ１にそれぞれ
供給されることになる。

【００８１】ｐ型半導体スイッチ１２０をオン、オフす
るために、そのゲートに印加される電圧のレベルを変化
させるレベルシフタ１３０が設けられている。

【００８２】このレベルシフタ１３０は、データ書き込
み時及びデータ消去時に、ｐ型半導体スイッチ１２０を
オンさせる第１のｎ型半導体スイッチ１３２と、それ以
外の時にｐ型半導体スイッチ１２０をオフさせる第１，
第２のｐ型半導体スイッチ１３４，１３６を有する。第
１のｐ型半導体スイッチ１３４及び第１のｎ型半導体ス
イッチ１３２は、高電圧発生回路１１０の出力線１１２
とグランドとを結ぶライン１１３に直列に配置されてい
る。なお、このライン１１３には、第１のｐ型半導体ス
イッチ１３４と第１のｎ型半導体スイッチ１３２との間
に、常時オン状態のｎ型半導体スイッチ１３８が接続さ
れている。

【００８３】また、第２のｐ型半導体スイッチ１３６
は、高電圧発生回路１１０の出力線１１１と第１のｐ型
半導体１３４のゲート線１１４との間に接続されてい
る。そして、ｐ型半導体スイッチ１２０と第２のｐ型半
導体スイッチ１３６の共通ゲート線１１５は、第１のｐ
型半導体スイッチ１３４と第２のｎ型半導体スイッチ１
３８とを接続するライン１１３途中に接続されている。

【００８４】ここで、本実施の形態によれば、第２のｐ
型半導体スイッチ１３６がオンしても、ゲート線１１４
の電圧がＶｐｐであり、このゲート線１１４に接続され
たｎ型半導体スイッチ１４０の耐圧はＶｐｐとなり、図
１０の従来技術のｎ型トランジスタ４４，４６のよう
に、Ｖｐｐ以上の素子耐圧が要求されない。第１のｎ型
半導体スイッチ１３２及びｎ型半導体スイッチ１３８
も、ライン１１３の電位が最大でＶｐｐであるので、Ｖ
ｐｐを越えた素子耐圧が要求されない。

【００８５】また、第１のｐ型半導体スイッチ１３４の
ゲート線１１４は、ｎ型半導体スイッチ１４０を介し
て、第１のｎ型半導体スイッチ１３２のゲート線１１６
と接続され、共通ゲート線１１７となる。この共通ゲー
ト線１１７は、ｎ型半導体スイッチ１４２を介して、ソ
ース線ＷＬ０，ＷＬ１及びソース線Ｓ１を結線した第２
の共通線１１８に接続される一方で、ｎ型半導体スイッ
チ１４４を介してグランドにも接続されている。

【００８６】このｎ型半導体スイッチ１４２，１４４の
各ゲートには、論理が相反する信号が入力され、その一
方がオンのときは他方がオフとなる。すなわち、データ
書き込みタイミング信号ＰＲＯＧとデータ消去タイミン
グ信号ＥＲＡＳＥとが２入力されるノア回路１４６と、
第１のインバータ１４８とが設けられている。インバー
タ１４８の出力は、そのままｎ型半導体スイッチ１４２
のゲートに印加されるルートと、第２のインバータ１５
０を介してｎ型半導体スイッチ１４４のゲートに印加さ
れるルートとに２分されている。

【００８７】（ワード線及びソース線の昇圧動作）次
に、ワード線及びソース線を、電源電圧を越える電圧値
に昇圧する動作について説明する。

【００８８】（データ消去時のワード線昇圧動作）この
データ消去動作は、１ペイジ単位で行われ、例えばワー
ド線ＷＬ０，ＷＬ１に接続された全てのメモリ素子１０
のデータが消去される。

【００８９】このとき、図３の行デコーダ１０２より、
ソース線Ｓ１にはＯＶが供給され、ワード線ＷＬ０，Ｗ
Ｌ１には電源電圧Ｖｄｄ（例えば５Ｖ）から行デコーダ
１０２内のｎ型半導体スイッチ（図示せず）のしきい値
電圧Ｖｔｈを差し引いた電圧（Ｖｄｄ−Ｖｔｈ）が供給
される。また、データ消去タイミング信号ＥＲＡＳＥが
ハイとなり、データ書き込みタイミング信号ＰＲＯＧは
ローとなる。さらに、ワード線ＷＬ０，ＷＬ１途中の半
導体スイッチ１２２，１２４のゲートに印加される電圧
ｗｌｈｖが１７Ｖとなる。

【００９０】上記の設定により、高電圧発生回路１１０
にてＶｐｐ＝１５Ｖが生成され、それが出力線１１１に
供給される。また、高電圧デコーダ１２０では、ワード
線ＷＬ０，ＷＬ１に接続された半導体スイッチ１２２，
１２４がオンされ、ソース線Ｓ１に接続された半導体ス
イッチ１２６はオフされる。さらに、ｎ型半導体スイッ
チ１４２がオンされ、ｎ型半導体スイッチ１４４はオフ
される。

【００９１】このため、ワード線ＷＬ０，ＷＬ１に供給
された上記の電圧（Ｖｄｄ−Ｖｔｈ）が、第２の共通線
１１８、共通ゲート線１１７、ゲート線１１６を介し
て、第１のｎ型半導体１３２に印加される。

【００９２】これにより、第１のｎ型半導体スイッチ１
３２はオフからオンに切り替わる。なお、第１のｎ型半
導体スイッチ１３２のゲート電位は上記の電圧（Ｖｄｄ
−Ｖｔｈ）以上とはならない。従って、第１のｎ型半導
体スイッチ１３２には、図１０に示す従来技術のｎ型半
導体スイッチ４６のように高耐圧化する必要がない。

【００９３】第１のｎ型半導体スイッチ１３２がオフか
らオンに切り替わると、ｐ型半導体スイッチ１２０と第
２のｐ型半導体スイッチ１３６のゲート線１１５の電位
がローレベルとなり、それらのスイッチ１２０，１３６
がオンする。さらに、第２のｐ型半導体スイッチ１３６
がオンすることで、第１のｐ型半導体スイッチ１３４の
ゲート線１１４の電位はＶｐｐとなり、第１のｐ型半導
体スイッチ１３４はオフする。この第１のｐ型半導体ス
イッチ１３４のオフ状態は、第２のｐ型半導体１３６が
オンし、第１のｎ型半導体スイッチ１３２がオフされる
ことでラッチされる。一方、第１のｎ型半導体スイッチ
１３２及び第２のｐ型半導体スイッチ１３６は、第１の
ｐ型半導体スイッチ１３４のオン状態については寄与し
ない。この意味で、この高電圧デコーダ１０４は、ハー
フラッチ型と称することができる。

【００９４】ｐ型半導体スイッチ１２０がオンすること
で、ワード線ＷＬ０，ＷＬ１の電位は、半導体スイッチ
１２２，１２４、第１の共通線１１２を介して、高電圧
発生回路１１０の出力線１１１の電位に引っ張られ、１
５Ｖに昇圧される。

【００９５】このワード線ＷＬ０，ＷＬ１の昇圧によ
り、上述したデータ消去動作が可能となる。

【００９６】（データ書き込み時の昇圧動作）このデー
タ書き込み動作は、行デコーダ１０２によって選択され
たワード線ＷＬに接続されたメモリ素子１０単位で行わ
れ、例えばワード線ＷＬ０に接続されたメモリ素子１０
のへのデータ書き込み動作について説明する。

【００９７】このとき、行デコーダ１０２より、ソース
線Ｓ１にはデータ消去時にワード線ＷＬ０，ＷＬ１に供
給された電圧と同じ電圧（Ｖｄｄ−Ｖｔｈ）が供給さ
れ、ワード線ＷＬ０には２Ｖが供給される。また、デー
タ消去タイミング信号ＥＲＡＳＥがローとなり、データ
書き込みタイミング信号ＰＲＯＧはハイとなる。さら
に、ソース線Ｓ１途中の半導体スイッチ１２６のゲート
に印加される電圧ｓｈｖが１４Ｖに設定される。

【００９８】上記の設定により、高電圧発生回路１１０
にてＶｐｐ＝１２Ｖが生成され、それが出力線１１１に
供給される。また、高電圧デコーダ１２０では、ソース
線Ｓ１に接続された半導体スイッチ１２６がオンされ、
ワード線ＷＬ１及びワード線ＷＬ０に接続された半導体
スイッチ１２２，１２４はオフされる。さらに、ｎ型半
導体スイッチ１４２がオンされ、ｎ型半導体スイッチ１
４４はオフされる。

【００９９】このため、ソース線Ｓ１に供給された電圧
（Ｖｄｄ−Ｖｔｈ）が、第２の共通線１１８、ゲート線
１１６を介して、第１のｎ型半導体１３２に印加され
る。

【０１００】以降の動作は、データ消去時の動作と同様
であり、ｐ型半導体スイッチ１２０がオンすることで、
ソース線Ｓ１の電位は、半導体スイッチ１２６、第１の
共通線１１２を介して、高電圧発生回路１１０の出力線
１１１の電位に引っ張られ、１２Ｖに昇圧される。

【０１０１】このソース線Ｓ１の昇圧により、上述した
データ書き込み動作が可能となる。

【０１０２】（データ読み出し動作について）このデー
タ読み出し動作は、行デコーダ１０２によって選択され
たワード線ＷＬに接続されたメモリ素子１０単位で行わ
れ、例えばワード線ＷＬ０に接続されたメモリ素子１０
からのデータ読み出し動作について説明する。

【０１０３】このときには、ワード線ＷＬ０及びソース
線Ｓ１を高電圧発生回路１１０により昇圧することは不
要である。従って、高電圧発生回路１１０から高電圧Ｖ
ｐｐを発生することはなく、高電圧デコーダ１０４も動
作しない。

【０１０４】データ読み出し時には、行デコーダ１０２
より、ソース線Ｓ１にはＯＶが供給され、ワード線ＷＬ
０には４Ｖが供給される。また、データ消去タイミング
信号ＥＲＡＳＥ及びデータ書き込みタイミング信号ＰＲ
ＯＧは共にローとなる。さらに、ワード線ＷＬ０，ＷＬ
１及びソース線Ｓ１の途中に接続された半導体スイッチ
１２２，１２４，１２６のゲートに印加される電圧ｗｌ
ｈｖ，ｓｈｖは共に０Ｖとなる。

【０１０５】なお、データ読み出し時には、ワード線Ｗ
Ｌ０にＶｄｄ＋Ｖｔｈ（Ｖｔｈは行デコーダ１０２内の
トランジスタのしきい値）の電圧等を供給しても良い。
この場合、行デコーダ１０２からワード線に出力される
選択電圧は、読み出し時と書き込み／消去時とで異なる
電圧となる。

【０１０６】上記の設定により、高電圧発生回路１１０
では、データ消去タイミング信号ＥＲＡＳＥ及びデータ
書き込みタイミング信号ＰＲＯＧは共にノンアクティブ
であるため、高電圧Ｖｐｐが発生することはない。

【０１０７】また、高電圧デコーダ１２０では、ワード
線ＷＬ０，ＷＬ１、ソース線Ｓ１に接続された半導体ス
イッチ１２２，１２４，１２６はオフされる。さらに、
ｎ型半導体スイッチ１４２はオフされ、ｎ型半導体スイ
ッチ１４４がオンされる。

【０１０８】このため、共通ゲート線１１７、ゲート線
１１４，１１６を介して、第１のｐ型半導体１３４と第
１のｎ型半導体１３２とのゲートにローレベルの電圧が
印加される。

【０１０９】これにより、第１のｐ型半導体１３４はオ
ンされ、第１のｎ型半導体１３２はオフされる。従っ
て、ｐ型半導体スイッチ１２０と第２のｐ型半導体スイ
ッチ１３６のゲート線１１５の電位がハイレベルとな
り、それらのスイッチ１２０，１３６がオフする。

【０１１０】以上の動作により、ワード線ＷＬ０，ＷＬ
１及びソース線Ｓ１のいずれもが、高電圧発生回路１１
０により昇圧されることはない。

【０１１１】このように、本実施の形態によれば、複数
の高電圧デコーダ１０４の各々は、チャージポンプを必
要としないので、ワード線、ソース線を高電圧まで昇圧
するのに時間を要せず、しかも変換ロスが生ずることが
ない。

【０１１２】＜第２の実施の形態＞次に、第１の実施の
形態のうち、高電圧デコーダの構成を変更した本発明の
第２の実施の形態について説明する。

【０１１３】（高電圧デコーダの構成）図５は、本発明
の第２の実施の形態に係る高電圧デコーダの回路図であ
る。

【０１１４】第１の実施の形態に係る図４の高電圧デコ
ーダ１０４０がハーフラッチ型であったのに対して、こ
の第２の実施の形態に係る高電圧デコーダ２００はフル
ラッチ機能を有する相補型のレベルシフタを含んで構成
されている。なお、図５において、図４に示す部材と同
一機能を有するものについては、同一符号を付してその
詳細な説明を省略する。

【０１１５】図５において、図４と異なる部分の構成に
ついて説明すると、第１のｎ型半導体スイッチ１３２の
ゲート線１１６と、共通ゲート線１１７との間に、第
３，第４のインバータ２０２，２０４を設けている。こ
の第１のｎ型半導体スイッチ１３２のゲートに入力され
る論理レベルは、２つのインバータ２０２，２０４が追
加されても、共通ゲート線１１７自体の論理レベルと同
じとなる。従って、第１のｎ型半導体スイッチ１３２の
動作は、図４の場合と同じとなる。

【０１１６】一方、第１のｐ型半導体スイッチ１３４の
ゲート線１１４は、新たに設けられた第２のｎ型半導体
スイッチ２１０を介して接地されている。そして、この
第２のｎ型半導体スイッチ２１０のゲート線２１２に
は、第３のインバータ２０２の出力が入力される。

【０１１７】（データ消去時及びデータ書き込み時の高
電圧デコーダの動作）この場合、第１のｎ型半導体スイ
ッチ１３２がオンし、第２のｎ型半導体スイッチ２１０
はオフとなる。第１のｎ型半導体スイッチ１３２がオン
するので、ｐ型半導体スイッチ１２０及び第２のｐ型半
導体スイッチ１３６のゲート電位はローレベルとなり、
それらの各スイッチ１２０，１３６がオンする。これに
より、高電圧発生回路１１０からの高電圧Ｖｐｐが、ワ
ード線ＷＬ０，ＷＬ１またはソース線Ｓ１に供給され
る。また、第２のｐ型半導体スイッチ１３６がオンし、
かつ、第２のｎ型半導体スイッチ２１０がオフされてい
るので、第１のｐ型半導体スイッチ１３４のゲート電位
はハイレベルが維持され、第１のｐ型半導体１３４のオ
フ状態がラッチされる。

【０１１８】（データ読み出し時の高電圧デコーダの動
作）この場合、第１のｎ型半導体スイッチ１３２がオフ
し、第２のｎ型半導体スイッチ２１０はオンとなる。第
２のｎ型半導体スイッチ２１０がオンするので、第１の
ｐ型半導体スイッチ１３４のゲート電位はローレベルと
なる。これにより、第１のｐ型半導体スイッチ１３４が
オンされ、かつ、第１のｎ型半導体スイッチ１３２はオ
フされているので、ｐ型半導体スイッチ１２０及び第２
のｐ型半導体スイッチ１３６のゲート電位はハイレベル
に維持される。この結果、それらの各スイッチ１２０，
１３６がオフとなり、高電圧発生回路１１０からの電圧
供給ルートは遮断される。

【０１１９】なお、第２のｎ型半導体スイッチ２１０が
オンされ、かつ第２のｐ型半導体スイッチ１３６がオフ
されると、第１のｐ型半導体スイッチ１３４のゲート電
位はローレベルが維持され、第１のｐ型半導体スイッチ
１３４のオン状態がラッチされる。

【０１２０】以上により、第１のｐ型半導体スイッチ１
３４のオン、オフの双方の状態をラッチすることができ
る。

【０１２１】＜第３の実施の形態＞図６は、図４または
図５に示す高電圧デコーダ１０４または１２０を用い
て、図８の回路配置を実現した本発明の第３の実施の形
態に係る半導体記憶装置の概略説明図である。

【０１２２】図６のレイアウトによれば、多数のメモリ
素子１０が配列されたメモリ素子アレイ領域１００に対
して、ワード線及びソース線が延びる行方向の一端に行
デコーダ１０２及び昇圧回路１０３が配置されている。

【０１２３】図６において、高電圧デコーダ１０４には
２本のワード線と１本のソース線を結線した第１，第２
の共通線１１２，１１８が接続されている点は、図３と
同じである。図６においては、高電圧デコーダ１０４の
入力段側にも、２本のワード線途中に半導体スイッチ１
２３，１２５を、１本のソース線途中に半導体スイッチ
１２７を設けている。これら半導体スイッチ１２３，１
２５，１２７は、高電圧デコーダ１０４の出力段側の対
応するスイッチ１２２，１２４，１２６と同タイミング
でオン、オフされる。ただし、これらのスイッチ１２
３，１２５，１２７には、スイッチ１２２，１２４，１
２６のように高電圧が印加されないので、上述したＥＲ
ＡＳＥ、ＰＲＯＧ信号によりオン、オフ動作が行われ
る。

【０１２４】さらに、高電圧デコーダ１０４をバイパス
させて、行デコーダ１０２の出力を２本のワード線及び
１本のソース線に接続するためのバイパス線２２０，２
２２，２２４を設けている。この各バイパス線２２０，
２２２，２２４途中には、それぞれ対応する半導体スイ
ッチ１２３，１２５，１２７がオンするタイミングとは
逆相のタイミングにてオンされる半導体スイッチ２３
０，２３２，２３４が設けられている。なお、半導体ス
イッチ２３０，２３２，２３４の上述のオンタイミング
を設定するために、インバータ２４０，２４２を設けて
いる。

【０１２５】この第２の実施の形態によれば、データ書
き込み時にあっては行デコーダ１０２からの出力がバイ
パス線２２０，２２２を介して２本のワード線ＷＬ０，
ＷＬ１に供給され、ソース線Ｓ１には高電圧デコーダ１
０４からの高電圧Ｖｐｐ＝１２Ｖが供給される。また、
データ消去時にあっては、行デコーダ１０２からの出力
がバイパス線２２４を介してソース線Ｓ１に供給され、
ワード線ＷＬ０，ＷＬ１には高電圧デコーダ１０４から
の高電圧Ｖｐｐ＝１５Ｖが供給される。なお、データ読
み出し時には、行デコーダ１０４の出力がソース線Ｓ
１、ワード線ＷＬ０，ＷＬ１に供給される。

【０１２６】＜第４の実施の形態＞次に、第１〜第３の
実施の形態のいずれかの半導体記憶装置を含んで構成さ
れる半導体装置について、図７を参照して説明する。

【０１２７】図７に示す半導体装置は、プログラムメモ
リとして機能する第１の半導体記憶装置２５０と、デー
タメモリとして機能する第２の半導体記憶装置２５２と
を含んでいる。これら第１，第２の半導体記憶装置２５
０，２５２は共に、第１〜第３の実施の形態のいずれか
と同じであり、ＥＥＰＲＯＭとして構成されている。な
お、これら第１，第２の半導体記憶装置２５０，２５２
は、図１に示す入出回路５４を有しなくても良い。すな
わち、メモリ素子１０から読み出されたデータ電位を図
１のセンスアンプ５６にて増幅した後、直接他のブロッ
クに入力させても良い。

【０１２８】この半導体装置にはさらに、その制御を司
るＣＰＵ２５４が設けられ、このＣＰＵ２５４のバスラ
インには、第１，第２の半導体記憶装置２５０，２５２
の他、下記の各種回路が接続されている。ＲＡＭ２５６
はデータを一時的に蓄えるであり、発振器２５８は基準
クロック等を出力する。入出力回路２６０はデータ、制
御信号を入出力するものであり、電源回路２６２は各部
に必要な電力を供給するものである。

【０１２９】本半導体装置にあっては、第１，第２の半
導体記憶装置２５０，２５２にて低電圧駆動が可能であ
り、しかも素子耐圧が低くて済むので製造の容易な半導
体装置を提供できる。特に第１，第２の半導体記憶装置
２５０，２５２を図９に示すレイアウトとすれば、半導
体装置全体としてのチップレイアウトの自由度が高ま
り、設計がし易くなるなどの利点がある。

【０１３０】以上、本発明の実施の形態について述べた
が、本発明は上述した第１〜第４の実施の形態に限定さ
れるものではなく、本発明の要旨の範囲内で種々の変形
実施が可能である。例えば、上記の各実施の形態の説明
に用いた各種の電位は一例に過ぎず、他の電位設定であ
っても本発明を適用できることは言うまでもない。要
は、ワード線あるいはソース線を昇圧する必要がある半
導体記憶装置であれば、本発明を適用することができ
る。

【０１３１】

【図面の簡単な説明】

【図１】本発明の半導体記憶装置の一例を示すブロック
図である。

【図２】本発明の半導体記憶装置の用いられるメモリ素
子の一例を示す概略断面図である。

【図３】本発明の第１の実施の形態に係る半導体記憶装
置のレイアウトの一例を示す概略説明図である。

【図４】図３に示す高電圧デコーダの詳細を示す回路図
である。

【図５】本発明の第２の実施の形態に用いられる高電圧
デコーダを示す回路図である。

【図６】本発明の第３の実施の形態に係る半導体記憶装
置の概略説明図である。

【図７】本発明の半導体記憶装置が用いられる半導体装
置のブロック図である。

【図８】半導体記憶装置の従来のレイアウト例を示す概
略説明図である。

【図９】半導体記憶装置の従来の他のレイアウト例を示
す概略説明図である。

【図１０】従来の高電圧デコーダの一例を示す回路図で
ある。

【図１１】図１１に示す高電圧デコーダのポンビング動
作を説明するタイミングチャートである。

【符号の説明】

１０ メモリ素子 １２ ソース領域 １４ ドレイン領域 １６ チャネル領域 １８ フローティングゲート ２０ コントロールゲート １００ メモリ素子アレイ領域 １０２ 行デコーダ １０３ 昇圧回路 １０４，１２０ 高電圧デコーダ １１０ 高電圧発生回路 １２０ ｐ型半導体スイッチ １３０ レベルシフタ １３２ 第１のｎ型半導体スイッチ １３４ 第１のｐ型半導体スイッチ １３６ 第２のｐ型半導体スイッチ ２１０ 第２のｎ型半導体スイッチ ＷＬ０，ＷＬ１ ワード線 Ｓ１ ソース線

Claims (8)

【特許請求の範囲】
1. 【請求項１】 ソース・ドレイン領域と、フローティン
   クゲートと、コントロールゲートとを有するメモリ素子
   を多数配列して成る半導体記憶装置において、 各々の前記メモリ素子に対するデータの書き換え、消
   去、読み出しに応じて、前記コントロールゲートに接続
   されて行方向に延びる複数のワード線に、第１の電圧以
   下の複数電圧を選択的に供給する行デコーダと、 前記第１の電圧より高電圧の第２の電圧が入力される高
   電圧入力端子と、 前記複数のワード線の少なくとも１本の被昇圧線に対し
   て一つ配置され、前記高電圧入力端子からの前記第２の
   電圧に基づいて、複数の前記被昇圧線をそれぞれ選択的
   に昇圧する複数の高電圧デコーダと、 を有し、 各々の前記高電圧デコーダは、 前記高電圧入力端子と前記少なくとも１本の被昇圧線と
   を接続する供給ライン途中に設けられたｐ型半導体スイ
   ッチと、 前記ｐ型半導体スイッチのゲート電位を、前記行デコー
   ダの出力に基づいて、オン電位とオフ電位の間でレベル
   シフトさせるレベルシフタと、 を有することを特徴とする半導体記憶装置。
2. 【請求項２】 請求項１において、 前記複数の高電圧デコーダは、列方向にて隣り合う２本
   のワード線と、該２本のワード線に接続されて列方向に
   て隣り合う前記メモリ素子のソース領域に接続された１
   本の共通ソース線とを一組とするライン群に対して一つ
   ずつ設けられていることを特徴とする半導体記憶装置。
3. 【請求項３】 請求項１または２において、 前記レベルシフタは、 前記高電圧入力端子とグランドとの間に設けられ、前記
   行デコーダの出力に基づいて、前記ｐ型半導体スイッチ
   のゲートに前記オン電位を供給する第１のｎ型半導体ス
   イッチと、 前記高電圧入力端子と前記第１のｎ型半導体スイッチと
   の間に設けられ、前記行デコーダの出力に基づいてオン
   された時に、前記ｐ型半導体スイッチのゲートに前記オ
   フ電位を供給する第１のｐ型半導体スイッチと、 前記高電圧入力端子と前記第１のｐ型半導体スイッチの
   ゲート線との間に設けられて、前記ｐ型半導体スイッチ
   と共にオン、オフされ、前記ｐ型半導体スイッチがオン
   の時に、前記第１のｐ型半導体スイッチをオフさせる電
   位を該第１のｐ型半導体スイッチのゲートに供給する第
   ２のｐ型半導体スイッチと、 を有することを特徴とする半導体記憶装置。
4. 【請求項４】 請求項３において、 前記レベルシフタは、 前記第１のｐ型半導体スイッチのゲート線とグランドと
   の間に設けられ、前記第１のｎ型半導体スイッチとはオ
   ン、オフタイミングが逆相となる第２のｎ型半導体スイ
   ッチをさらに有することを特徴とする半導体記憶装置。
5. 【請求項５】 請求項１乃至４のいずれかにおいて、 多数の前記メモリ素子が配列されたメモリ素子アレイ領
   域に対して、前記ワード線及びソース線が延びる行方向
   の一端に前記行デコーダが配置され、その他端に前記複
   数の高電圧デコーダが配置されていることを特徴とする
   半導体記憶装置。
6. 【請求項６】 請求項１乃至４のいずれかにおいて、 多数の前記メモリ素子が配列されたメモリ素子アレイ領
   域に対して、前記ワード線及びソース線が延びる行方向
   の一端に前記行デコーダ及び前記複数の高電圧デコーダ
   が配置されていることを特徴とする半導体記憶装置。
7. 【請求項７】 ソース・ドレイン領域と、フローティン
   クゲートと、コントロールゲートとを有するメモリ素子
   を多数配列して成る半導体記憶装置において、 各々の前記メモリ素子に対するデータの書き換え、消
   去、読み出しに応じて、前記ソース領域に接続されて行
   方向に延びる複数のソース線に、第１の電圧以下の複数
   電圧を選択的に供給する行デコーダと、 前記第１の電圧より高電圧の第２の電圧が入力される高
   電圧入力端子と、 前記複数のソース線の少なくとも１本の被昇圧線に対し
   て一つ配置され、前記高電圧入力端子からの前記第２の
   電圧に基づいて、複数の前記被昇圧線をそれぞれ選択的
   に昇圧する複数の高電圧デコーダと、 を有し、 各々の前記高電圧デコーダは、 前記高電圧入力端子と前記少なくとも１本の被昇圧線と
   を接続する供給ライン途中に設けられたｐ型半導体スイ
   ッチと、 前記ｐ型半導体スイッチのゲート電位を、前記行デコー
   ダの出力に基づいて、オン電位とオフ電位の間でレベル
   シフトさせるレベルシフタと、 を有することを特徴とする半導体記憶装置。
8. 【請求項８】 請求項１乃至７のいずれかに記載の半導
   体記憶装置と、 中央演算処理装置と、 前記半導体記憶装置及び前記中央演算装置に電力を供給
   する電源回路と、 前記半導体記憶装置及び前記中央演算装置に対するデー
   タを入出力するに湧出力回路と、 を有することを特徴とする半導体装置。