JPH0341773A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置、特にＬ　Ｄ　Ｄ　（ｌｉｇｈｔ
ｌｙｄｏｐｅｄ　ｄｒａｉｎ）構造のＭＯＳトランジス
タとその製造方法に関する。

〔発明の概要〕

本発明は、ＬＤＤ構造のＭＯＳトランジスタにおいて、
ゲート電極を第１ゲート電極とその側壁に一体形成した
第２のゲート電極とで形成し、ドレイン側の第２ゲート
電極下にのみ低濃度不純物領域を形成すると共に、第２
ゲート電極と自己整合的に高濃度不純物領域を形成して
構成することにより、ソース側を低抵抗化してトランジ
スタの電流駆動能力の向上を図り、且つドレイン側の低
濃度不純物領域表面のキャリア濃度を第２ゲート電極で
制御して初期劣化を改善するようにしたものである。

本発明は、ＭＯＳトランジスタの製法において、半導体
基体上の第１ゲート電極をまたいでソース側を覆うマス
ク層を介してドレイン側に低濃度不純物領域を形成し、
次に第１ゲート電極側壁に第２ゲート電極を一体形成し
て第１及び第２ゲート電極をマスクに高濃度不純物を導
入して高濃度不純物領域を形成することによって、電流
駆動能力が高く且つ初期劣化の少ないＬＤＤ構造のＭＯ
Ｓトランジスタを容易に製造できるようにしたものであ
る。

また、上記製法において、低濃度不純物領域と高濃度不
純物領域を第１導電形不純物により形成し、低濃度不純
物領域形成時に用いるマスク層により第２導電形チャネ
ルＭＯＳトランジスタ形戒領域をマスクすることによっ
て、マスク枚数を増すことなく、上記ＬＤＤ構造を有す
るＣ−ＭＯＳトランジスタを製造できるようにしたもの
である。

本発明は、ＬＤＤ構造のＭＯＳトランジスタにおいて、
半導体基体の段差部側壁にゲート電極を形成し、段差部
上段と下段にゲート電極と自己整合的に高濃度不純’！
！７３　？Ｊ域を形成すると共に、上段の高濃度不純物
領域下に低濃度不純物領域を形成して構成することによ
り、上述と同様にトランジスタの電流駆動能力の向上を
図り、且つ初期劣化を改善するようにしたものである。

本発明は、ＬＤＤ構造のＭＯＳトランジスタにおいて、
半導体基体の段差部側壁にゲート電極を形成し、段差部
上段に高濃度不純物領域を形成し、段差部下段にゲート
電極と自己整合的に低濃度不純物領域を形成すると共に
ゲート電極の側壁に形成した層と自己整合的に高濃度不
純物領域を形成して構成することにより、ソース側を低
抵抗化してトランジスタの電流駆動能力を向上するよう
にしたものである。

本発明は、ＬＤＤ構造のＭＯＳトランジスタにおいて、
半導体基体の段差部側壁にＬ字状のゲート電極を形成し
、段差部上段と段差部下段にゲート電極と自己整合的に
高濃度不純物領域を形成し、ゲート電極の段差部側壁に
密接する辺と自己整合的に段差部下段に低濃度不純物領
域を形成して構成することにより、上述と同様にトラン
ジスタの電流駆動能力の向上を図り、且つ初期劣化を改
善するようにしたものである。

〔従来の技術〕

ＭＯＳトランジスタにおいては、チャネル長の微細化に
伴い引き起されるホットキャリアによるトランジスタ特
性の劣化（即ちしきい値電圧の経時変化や相互コンダク
タンスの劣化等）を防止するためＬＤＤ構造が一般に用
いられている。

従来のＬＤＤ構造のＭＯＳトランジスタは、第６図に示
すように第１導電形の半導体基体例えばｐ形のシリコン
基体（１）上にゲート絶縁膜（２）を介してゲート電極
（３）を形威し、このゲート電極（３）をマスクに第２
導電形即ちｎ形の低濃度不純物領域（４ａ）及び（５ａ
）を形威し、次いでゲート電極（３）の側壁にＳｉＯ２
等の絶縁性側壁部（６）を形成してこれをマスクにｎ形
の高濃度領域（４ｂ）及び（５ｂ）を形成して夫々ソー
ス領域（４）及びドレイン領域（５）を形成して構成さ
れる。（７）は選択酸化（ＬＯＧＯ３）による素子分離
領域である。

なお、チャネル長の短かいＭＯＳトランジスタの製法と
して第７図に示すように、ｐ形シリコン基板（１５）に
段差部を形威し、ゲート絶縁膜（１６）を介して段差部
側壁にゲート電極となる多結晶シリコン膜（９）を選択
的に形成しく同図Ａ及びＢ）、この多結晶シリコン膜即
ちゲート電極（９）をマスクに第２導電形不純物をイオ
ン注入して段差部上段と段差部下段に夫々ソース、ドレ
インとなるｎ″層（１０）及び（ｌ（）を形成しく同図
Ｃ）、しかる後、絶縁膜（１２）及び取り出し電極（１
３）及び（１４）を形成するようにした（同図Ｄ）製法
が知られている（特公昭６１−６０５８９号公報参照）
。

〔発明が解決しようとする課題〕

上述した従来のＬ　Ｄ　Ｄ構造のＭＯ３Ｉ−ランジスタ
（第６図参照）は、ソース領域（４）及びドレイン領域
（５）に夫々低濃度不純物領域（４ａ）及び（５ａ）が
設けられている。ドレイン領域（５）側の低濃度不純物
領域（５ａ）は電界強度を弱くしてホットキャリアの発
生を抑えるために必要であるが、ソース領域（４）側の
低濃度不純物領域（４ａ）は不要である。従来はこのソ
ース領域（４）側の低濃度不純物領域（４ａ）により、
ソース抵抗が高くなり、ＬＤＤ構造のＭＯＳトランジス
タの電流駆動能力が低下していた。

また、ドレイン領域（５）の低濃度不純物領域（５ａ）
上の絶縁膜（２）（６）中に注入されたホットキャリア
により、低濃度不純物領域（５ａ）表面のキャリア濃度
が低下して初期劣化（初期Δｇｍ／ｇｍｏの値）が大き
くなるという不都合があった。

本発明は、上述の点に鑑み、電流駆動能力を向上し、ま
た初期劣化を改善できるようにした半導体装置即ちＬＤ
Ｄ構造のＭＯＳトランジスタ及びその製造方法を提供す
るものである。

〔課題を解決するための手段〕

本発明の半導体装置（３６）は、半導体基体（２１）上
にゲート絶縁膜（２４）を介して第１のゲート電極（２
６Ａ）と第１のゲート電極（２６Ａ）側壁に一体形成し
た第２のゲート電極（２６Ｂ）　とからなるゲート電極
（２６）を形威し、ドレイン側の第２の電極（２６Ｂ）
下の半導体基体（２１）にのみ低濃度不純物領域（３２
ａ）を形成し、第２のゲート電極（２６Ｂ）と自己整合
的にソース及びドレインとなる高濃度不純物領域（３１
）及び（３２ｂ）を形威して構成する。

また、本発明の半導体装置の製造方法は、半導体基体（
２１）上に形成した第１のゲート電極（２６Ａ）をまた
いでソース側を覆いドレイン側に開口部（２７）を有す
るマスク層（２８）を形成する工程と、ドレイン側に低
濃度不純物領域（３２ａ）を形成する工程と、第１のゲ
ート電極（２６Ａ）の側壁に第２のゲート電極（２６８
）を一体形成する工程と、第１のゲート電極（２６Ａ）
と第２のゲート電極（２６Ｂ）をマスクにして高濃度不
純物を導入してソース及びドレインとなる高濃度不純物
領域（３１）及び（３２ｂ）を形成する工程を有するも
のである。

さらに、上記製法において、低濃度不純物領域（３２ａ
）と高濃度不純物領域（３２ｂ）を第１導電形の不純物
により形威し、低濃度不純物領域（３２ａ）の形成時に
用いるマスク層（２８）により第２導電形チャネルのＭ
ＯＳトランジスタ形成領域〈４３）をマスクするように
してもよい。

本発明の他の半導体装置（５１）は、半導体基体（２１
）に形威した段差部（４日）の側壁（４，８Ｃ）にゲー
ト絶縁膜（２４）を介してゲート電極（４９Ｇ）を形成
し、段差部上段（４８Ａ）と下段（４８Ｂ）にゲート電
極（４９Ｇ）と自己整合的にドレイン及びソースとなる
高濃度不純物領域（３２ｂ）及び（３１ｂ）を形威し、
少なくとも上段（４８Ａ）の高濃度不純物領域（３２ｂ
）下に低濃度不純物領域（３２ａ）を形威して構成する
。

本発明の他の半導体装置（５４）は、半導体基体（２１
）に形威した段差部側壁（４８Ｃ）にゲート絶縁膜（２
４）を介してゲート電極（４９Ｇ）を形威し、この段差
部上段（４８＾）にソースとなる高濃度不純物領域（３
１）を形威し、段差部下段（４８Ｂ）にゲート電極（４
９Ｇ）と自己整合的に低濃度不純物領域（３２ａ）を形
成すると共にゲート電極（４９Ｇ）の側壁に形成した層
（５３）と自己整合的にドレインとなる高濃度不純物領
域（３２ｂ）を形成して構成する。

本発明の他の半導体装置（５７〉は、半導体基体（２１
）に形成した段差部側壁（４８Ｃ）にゲート絶縁膜（２
４）を介してＬ字状のゲート電極（４９Ｇ）を形成し、
段差部上段（４８Ａ）と段差部下段（４８Ｂ）にゲート
電極（４９Ｇ）　と自己整合的にソース及びドレインと
なる高濃度不純物領域（３１）及び（３２ｂ）を形成し
、ゲート電極（４９Ｇ）の段差部側壁に密接する辺（４
９ａ）と自己整合的に段差部下段（４８Ｂ）に低濃度不
純物領域（３２ａ）を形成して構成する。

〔作用〕

第１の発明の半導体装Ｗ（３６）においては、ドレイン
（３２）側のみに低濃度不純物領域（３２ａ）が形成さ
れ、ソース（３１）側には低濃度不純物領域を有しない
ので、ソース（３１）側の抵抗が低減され、トランジス
タ電流駆動能力が高くなる。またドレイン（３２）側の
低濃度不純物領域（３２ａ）上に第１のゲート電極（２
６八）と一体の第２のゲート電極（２６Ｂ）が形成され
ているので、このゲート電極（２６）によって低濃度不
純物領域（３２ａ）表面のキャリア濃度を制御すること
ができ、初期劣化が小さくなる。

また、第２の発明の製法においては、第１のゲート電極
（２６Ａ）の一部に跨ってソース側を覆うマスク層（２
８）を形成して低濃度不純物を導入して低濃度不純物領
域（３２ａ）を形成し、次に第１のゲート電極（２６Ａ
）の側壁に第２のゲート電極（２６Ｂ）を形成して第１
及び第２のゲート電極（２６Ａ）及び（２６Ｂ）をマス
クに高濃度不純物を導入してソース及びドレインとなる
高濃度不純物領域（３１）／ｌび（３２ｂ）を形成する
ので、ソース（３１）側には低濃度不純物領域は形成さ
れず、ドレイン（３２）側にのみ低濃度不純物領域（３
２ａ）が形成されると共に、ドレイン側の低濃度不純物
領域（３２ａ）上にゲーｌ〜電極（２６）が形成され、
上記半導体装置（３６）を容易に製造することができる
。

さらに、第３の発明の製法によれば、低濃度不純物領域
（３２ａ）と高濃度不純物領域（３１）　、　（３２ｂ
）を第１導電形の不純物により形成し、低濃度不純物領
域（３２ａ）の形成時に用いるマスク層（２８）で第２
導電形チャネルのＭＯ３Ｉ−ランジスタ形成領域（４３
）をマスクするので、マスク枚数を増すことなく第１の
発明に係る構成を有するＣ−ＭＯＳ　トランジスタ（相
補型ＭＯ３トランジスタ）を容易に形成することができ
る。

第４の発明の半導体装置（５１）においては、半導（３
２〉が形成され、下段（４８Ｂ）にソース（３１）が形
成される。そして、段差部下段のソース（３１）では実
質的にチャネル領域（５０）に接する低濃度不純物領域
が形成されず、段差部上段のドレイン〈３２）にのみチ
ャネル領域に接する低濃度不純物領域（３２ａ）が形成
されるので、トランジスタの電流駆動能力が高くなる。

また、ドレイン（３２）の低濃度不純物領域（３２ａ）
が臨む段差部側壁にゲート絶縁膜（２４）を介してゲー
ト電極（４９Ｇ）が形成されているので、低濃度不純物
領域（３２ａ）表面のキャリア濃度をゲート電極（４９
Ｇ）によって制御することができ、初期劣化が小さくな
る。また段差部の上段にドレイン（３２）を形成し、下
段にソース（３１）を形成するので、ドレイン（３２）
からソース（３１）側へ空乏層が延びにくく、従ってバ
ンチスルーが発生しにくい。

第５の発明の半導体装置（５４）においては、半導体基
体（２１）の段差部側壁（４８Ｃ）に形成したゲート電
極（４９Ｇ）と自己整合的に段差部上段（４８Ａ）にソ
ース（３１）が形成され、段差部下段（４８Ｂ）にドレ
イン（３２）が形成される。そして、ソース（３１）側
は低濃度不純物領域はなく、ドレイン（３２）側のみに
低濃度不純物領域（３２ａ）を有するので、トランジス
タの電流駆動能力を高くすることができる。

第６の発明の半導体装置（５７）においては、半導体基
体（２１）の段差部側壁（４８Ｃ）に形成したＬ字状の
ゲート電極（４９Ｇ）と自己整合的に段差部上段（４８
Ａ）にソース（３１）が形成され、段差部下段（４８Ｂ
）にドレイン（３２）が形成される。そして、段差部下
段のドレイン（３２）側のみにＬ字状のゲート電極（４
９Ｇ）の厚み差を利用して低濃度不純物領域（３２ａ）
が形成され、上段のソース（３１）側には低濃度不純′
Ｊｆ！Ａ領域が形成されないので、トランジスタの電流
駆動能力を高めることができる。また、ドレイン（３２
）の低濃度不純物領域（３２ａ）上にはゲート絶縁膜（
２４）を介してゲート電極（４９Ｇ）が存在するので、
低濃度不純物領域（３２ａ）表面のキャリア濃度を制御
することができ、初期劣化が小さくなる。

〔実施例］ 以下、図面を参照して本発明の詳細な説明する。

第１図は本発明に係るＬＤＤ構造のＭＯＳトランジスタ
の一例を示す。本例においては、先ず、第１図Ａに示す
ように第■導電形の半導体基体、例えばＰ形のシリコン
基体（２１）の主面に選択酸化（ＬＯＣＯ５）による素
子分離領域（Ｓｉｎｇ）　（２２）を形成し、その素子
形成領域（２３）の主面に例えば５ｉ０２等によるゲー
ト絶縁膜（２４）を形成する。そして、ゲート絶縁膜（
２４）上に上面にＳｉ０ｇ膜（２５）を積層した例えば
多結晶シリコンよりなる第１のゲート電極（２６Ａ）を
形成する。

次に、第１図Ｂに示すように第１のゲート電極（２６Ａ
）の一部を跨ぐようにソース領域を形成すべき領域側を
覆い且つドレイン領域を形成すべき領域に開口部（２７
）を有するフォトレジストマスク（２８）を形成する。

このフォトレジストマスク（２８）を介して低濃度の第
２導電形不純物即ちｎ形不純物（２９〉をイオン注入す
る。　次に、全面に多結晶シリコン膜を形成した後、Ｒ
ＴＥ　（反応性イオンエツチング）により第１図Ｃに示
すように第１のゲート電極（２６＾）の側壁に多結晶シ
リコン膜からなる側壁部（２６Ｂ）を形成する。この側
壁部（２６Ｂ）は第１のゲート電極（２６Ａ）と一体と
なって同電位が与えられる第２のゲート電極となるもの
である。

これら第１及び第２のゲート電極（２６Ａ）及び（２６
Ｂ）によりゲート電極（２６）が構成される。そして、
この第１のゲート電極（２６Ａ）と第２のゲート電極（
２６Ｂ）をマスクにしてソース領域及びドレイン領域を
形成するための高濃度のｎ形不純物（３０）をイオン注
入する。

次に、活性化のためのアニール処理を行って高濃度不純
物領域からなるｎ形のソース領域（３１）と、低濃度不
純物領域（３２ａ）及び高濃度不純物領域（３２ｂ）か
らなるｎ形のドレイン領域（３２）を形成する（第１図
り参照）。

次に、眉間絶縁膜（３３）を被着形成し、ソース及びド
レインのコンタクトホールを形成し、リフロー処理を行
った後、ソース領域（３１）及びドレイン領域（３２）
にオーミックコンタクトするＭによるソース電極（３４
）及びドレイン電極（３５〉を形成する。

このようにして第１図りに示す目的のＬＤＤ構造のＭＯ
Ｓトランジスタ（３６）を得る。

かかる構成によるＬＤＤ構造のＭＯＳトランジスタ（３
６）によれば、ドレイン領域（３２）側にのみ低濃度不
純物領域（３２ａ）が形成され、ソース領域（３１）側
には低濃度不純物領域が形成されないので、ソース側の
抵抗が低減され、電流駆動能力を向上することができる
。また、ドレイン領域（３２）の低濃度不純物領域（３
２ａ）上には第１のゲート電極（２６＾）と一体の第２
のゲート電極（２６Ｂ）が形成されているので、この第
２のゲート電極（２６Ｂ）によって低濃度不純物領域（
３２ａ）の表面のキャリア濃度を制御することができ、
ＭＯＳトランジスタの初期劣化を小さくすることができ
る。

製造工程についてみると、通常のＬＤＤ構造のＭＯＳ　
トランジスタに比べて、第１図Ｂの低濃度ｎ形不純物（
２９）をイオン注入する際のレジストマスク（２８）が
１枚増す事になる。しかし、Ｃ−ＭＯＳトランジスタに
適用した場合にはマスク枚数が増える事がない。即ち、
Ｃ−ＭＯＳ　トランジスタの製造工程では、通常、第８
図に示すように例えばｎ形シリコン基板（４１）の−主
面の所定領域にｐ形つェル領域（４２）を形成し、Ｐ形
つェル領域（４２）及びｎ形基板（４１）上のｐチャネ
ルＭＯＳトランジスタ形成領域（４３）に夫々ゲート絶
縁膜（４４）を介して多結晶シリコン膜からなるゲート
電極（４５）及び（４６）を形成した後、例えばｐチャ
ネルＭＯ３トランジスタ形ｔｃ　ｐＪｆ域（４３）をフ
ォトレジストマスク（２８）で覆い、ｎチャネルＭＯ３
トランジスタを形或するｐ形つェル領域（４２）側に低
濃度不純物領域を形成するための低濃度のｎ形不純物（
２９）をイオン注入する。なお、（２２）は素子分離領
域、（２５）はゲート電極に積層された５ｉＯ１膜であ
る。

本発明ではこのときのフォトレジストマスク（２８）を
第２図に示すようにｎチャネルＭＯＳトランジスタ形成
領域即ちｐ形つェル領域（４２）のゲート電極（４６）
上に跨る位置まで延長し、ドレイン側のみに低濃度のｎ
形不純物（２９）をイオン注入する。

かくすれば、前述の第１図Ｂの工程が得られるもので、
マスク枚数を増すことなく目的の第１図りのＬＤＤ構造
のＭＯＳトランジスタを有するＣ−ＭＯＳトランジスタ
を製造できる。

第３図は本発明の他の例を示す０本例においては、第３
図Ａに示すように第１導電形の半導体基体、例えばＰ形
シリコン基体（２１）の主面に所定の段差ｄを有する段
差部（４８）を形成する。そして、通常の方法で選択酸
化による素子分離領域（２２）を形成し、段差部上段（
４８Ａ）　、段差部側壁（４８Ｃ）及び段差部下段（４
８Ｂ）にわたって表面にＳｉｎ、等によるゲート絶縁膜
（２４）を形威した後、全面にゲート電極となる多結晶
シリコン膜（４９）を被着形成する。

次に、多結晶シリコン膜（４９）に対してＲＩＥ（反応
性イオンエツチング）を施して段差部側壁のみに多結晶
シリコン膜（４９）を残し、この多結晶シリコン膜（４
９）に例えばリン等を被着により導入して低抵抗化して
第３図Ｂに示すゲート電極（４９Ｇ）を形成する。

次に、第３図Ｃに示すようにゲート電極（４９Ｇ）をマ
スクに段差部上段（４８Ａ）及び下段（４８Ｂ）に低濃
度のｎ形不純物（２９）を深くイオン注入し、続いて、
第３図りに示すように高濃度のｎ形不純物（３０）を浅
くイオン注入する。

しかる後、活性化のためのアニール処理を行って、段差
部上段（４８Ａ）及び下段（４８Ｂ）に夫々ゲート電極
（４９Ｇ）　と自己整合的にｎ形ドレイン領域（３２）
及びｎ形ソース領域（３１）を形成する。

ドレイン領域（３２）は浅い高濃度不純物領域（３２ｂ
）とその下の低濃度不純物領域（３２ａ）で構成され、
ソース領域（３１）は同様に浅い高濃度不純物領域（３
１ｂ）とその下の低濃度不純物領域（３１ａ）で構成さ
れる（第３図Ｅ参照）、シかし、この場合、段差部下段
のゲート電極（４９Ｇ）直下が実質的なチャネル領域（
５０）となるため、ドレイン領域（３２）のみＬＤＤ構
造となって、チャネル領域（５０）に接する低濃度不純
物領域（３２ａ）が存し、ソース領域（３１）では実質
的にチャネル領域（５０）に接する低濃度不純物領域が
存しないことになる。

次いで、眉間絶縁膜（３２〉を形威し、ソース及びドレ
インのコンタクトホールを形威し、リフロー処理を行っ
た後、Ｍによるソース電極（３４）及びドレイン電極（
３５）を形成する。このようにして第３図已に示す目的
のＬＤＤ構造のＭＯＳトランジスタ（５１）を得る。

かかる構成によるＬＤＤ構造のＭＯＳ　トランジスタ（
５１）によれば、段差部上段のドレイン領域（３２）側
では低濃度不純物領域（３２ａ）が高濃度不純物領域（
３２ｂ）より深く形威されてＬＤＤ構造を威しているも
、段差部下段のソース領域（３１）側では低濃度不純物
領Ｍｉ（３１ａ〉が高濃度不純物領域（３１ｂ）の真下
にあってチャネル領域（５０）に接しておらず実質的に
低濃度不純物領域が無い。従って、ソース側の低抵抗化
が図られ、トランジスタの電流駆動能力を向上すること
ができる。

また、段差部上段にドレイン領域（３２）を形成し、そ
の低濃度不純物領域（３２ａ）の臨む段差部側壁にゲー
ト電極（４９Ｇ）を形成するので、このゲート電ｌｉｔ
　（４９Ｇ）により低濃度不純物領域（３２ａ）の表面
濃度即ちキャリア濃度を制御することができ、ホットキ
ャリアによる劣化即ち初期劣化を小さくすることができ
る。

また、段差部を利用してＲＩＨによる多結晶シリコン膜
のサイドウオール（側壁部）をゲート電極（４９Ｇ）と
しているため、ゲート長を小さくすることができ、微細
なＭＯＳトランジスタを形成することができる。

また、段差部上段にドレイン領域（３２）を形威し、段
差部下段にチャネル領域（５０）及びソース領域（３１
）を形成するので、ドレイン領域（３２〉からソース領
域（３１）側へ空乏層が延びにくく、パンチスル−が生
じにくい。

第４図は同じように段差部を利用し、その上段にソース
領域を形威し、下段にドレイン領域を形成するようにし
た本発明のさらに他の実施例を示す。本例においては、
第４図Ａに示すように第１導電形の半導体基体、例えば
ｐ形のシリコン基体（２１）の主面に所定の段差ｄを有
する段差部（４８）を形威する。そして、通常の方法で
選択酸化による素子分離領域（２２）を形威し、段差部
上段（４８Ａ）、段差部側壁（４８Ｃ）及び段差部下段
（４８Ｂ）にわたって表面にＳｉＯ□等によるゲート絶
縁膜（２４）を形威した後、ゲート電極となる多結晶シ
リコン膜（４９）を被着形成する。

次に、ＲＩＥにより段差部側壁のみに多結晶シリコン膜
（４９）を残し、この多結晶シリコン膜（４９）に例え
ばリン等を導入して低抵抗化して第４図Ｂに示すゲート
電極（４９Ｇ）を形成する。そして、このゲート電極（
４９Ｇ）をマスクにして段差部上段（４８Ａ）及び下段
（４８Ｂ）に低濃度のｎ形不純物（２９）をイオン注入
する。

次に、第４図Ｃに示すように、全面にＳｉＯ□膜を形成
した後、このＳｉＯ□１漠に対してＲＩＥを施してゲー
ト電極（４９Ｇ）の側壁にＳｉＯ２側壁部（５３）を形
成する。そして、このゲート電極（４９Ｇ）及びＳｉｎ
ｇ側壁部（５３）をマスクに段差部上段及び下段に高濃
度のｎ形不純物（３０）をイオン注入する。

しかる後、活性化のためのアニール処理を施して、段差
部上段（４８Ａ）に高濃度不純物領域よりなるｎ形ソー
ス領域（３１）を形成すると共に、段差部下段（４８Ｂ
）に低濃度不純物領域（３２ａ）及び高濃度不純物領域
（３２ｂ）からなるｎ形ドレイン領域（３２）を形成す
る（第３図り参照）。

次いで、眉間絶縁膜（３３）を形成し、ソース及びドレ
インのコンタクトホールを形威し、リフロー処理を行っ
た後、Ｍによるソース電極（３４）及びドレイン電極（
３５）を形成する。このようにして第４図りに示す目的
のＬＤＤ構造のＭＯＳトランジスタ（５４）を得る。

かかる構成によるＬＤＤ構造のＭＯＳトランジスタ〈５
４）によれば、段差部上段のソース領域（３１）では低
濃度不純物領域は形威さず、段差部下段のドレイン領域
（３２）にのみチャネル領域（５０）と接する低濃度不
純物領域（３２ａ）が形威される。従ってソース側の低
抵抗化が図られ、トランジスタの電流駆動能力を向上す
ることができる。また、第３図の例と同様に多結晶シリ
コン膜のサイドウオール（側壁部）をゲート電極（４９
Ｇ）としているので、ゲート長を小さくすることができ
、微細なＭＯＳトランジスタを形成することができる。

第５図は本発明のさらに他の実施例を示す。

本例においては、第５図Ａに示すように、前述と同様に
第１導電形の半導体基体、例えばｐ形のシリコン基体（
２１）の主面に段差部（４８）を形威し、選択酸化によ
る素子分離領域（２２）を形威し、段差部上段（４８Ａ
）　、段差部側壁（４８Ｇ）及び段差部下段（４８Ｂ）
にわたって表面にＳｉＯ□等によるゲート絶縁膜（２４
）を形威した後、段差部（４８）に沿うように全面にゲ
ート電極となる多結晶シリコン膜（４９）を形成する。

そして、この多結晶シリコン膜（４９）を介してシリコ
ン基体（２１）表面に低濃度のｎ形不純物（２９）をイ
オン注入する。このとき、多結晶シリコン膜（４９）の
段差部側壁（４８Ｃ）に接する部分（４９ａ）の縦方向
の厚さｔｌは他の部分の厚さｔ２より大きいので、この
下の基体（２１）にはイオン注入されず、他の段差部上
段（４８Ａ）及び下段（４８Ｂ）の面にのみイオン注入
される。

次に、第５図Ｂに示すように多結晶シリコン膜（４９）
上の全面に５ｉ０２等の絶縁膜（５６）を被着形成する
。

次に、第５図Ｃに示すように絶縁膜（５６）に対してＲ
ＩＥを施した結晶シリコン膜（４９）の段差部側壁にの
み、絶縁膜（５６）を残す。そして、この絶縁膜（５６
）をマスクに段差部上段（４８Ａ）及び段差部下段（４
８Ｂ）に高濃度のｎ形不純物をイオン注入する。

しかる後、アニール処理して、第５図りに示すようにシ
リコン基体（２１）の段差部上段（４８Ａ）に高濃度不
純物領域からなるソース領域（３１）を形威し、段差部
下段（４８Ｂ）に低濃度不純物領域（３２ａ）及び高濃
度不純物領域（３２ｂ）からなるドレイン領域（３２）
を形成する。

次に、第５図Ｅに示すように段差部側壁の絶縁膜（５６
）をマスクに多結晶シリコン膜（４９）を選択エツチン
グする。この選択エツチングにより、シリコン基体の段
差部側壁に側面から下面に沿うＬ字状の多結晶シリコン
膜が残り、これがゲート電極（４９Ｇ）となる。

次に、絶！！ｌ１ｌ（５６）を除去した後、眉間絶縁膜
（３３）を形成し、ソース及びドレインのコンタクトホ
ールを形成し、リフロー処理したのち、Ｍによるソース
電極（３４）及びドレイン電極（３５）を形成する。こ
のようにして、第５図Ｆに示す目的のＬＤＤ構造のＭＯ
Ｓトランジスタ（５７）を得る。

かかる構成によるＬＤＤ構造のトランジスタ（５７）に
よれば、段差部下段のドレイン領域（３２）側のみに低
濃度不純物領域（３２ａ）が形成され、段差部上段のソ
ース領域（３１）には低濃度不純物領域が形成されない
ので、上側と同様にトランジスタの電流駆動能力を向上
することができる。また、ドレイン領域（３２）の低濃
度不純物領域（３２ａ）上にはゲート電極（４９Ｇ）が
形成されているので、このゲート電極（４９Ｇ）によっ
て低濃度不純物領域（３２ａ）の表面のキャリア濃度を
制御することができ、初期劣化を小さくすることができ
る。

〔発明の効果〕

本発明に係る半導体装置によれば、第１及び第２のゲー
ト電極からなるゲート電極を形成し、第２のゲート電極
と自己整合的にソース、ドレインとなる高濃度不純物領
域を形成し、ドレイン側の第２ゲート電極下にのみ低濃
度不純物領域を形成して構成するので、ソース側が低抵
抗化し、ＬＤＤ構造のトランジスタの電流駆動能力を向
上することができると共に、第２のゲート電極により低
濃度不純物領域表面のキャリア濃度を制御することがで
き初期劣化を小さくすることができる。

また本発明に係る製法によれば、第１のゲート電極にま
たがってソース側をマスク層で覆ってドレイン側に低濃
度不純物領域を形成し、次いで第１のゲート電極の両側
壁に第２のゲート電極を一体形成してこのゲート電極を
マスクに高濃度不純物領域を形成するようにしたので、
上記半導体装置を容易に製造することができる。さらに
、この製法において、第１導電形チャネルのＭＯＳトラ
ンジスタ側の低濃度不純物領域形成時に用いる上記マス
ク層で第２導電形チャネルのＭＯＳトランジスタ形成領
域をマスクするようになせば、工程数即ちマスク工程を
増すことなく上記構成を有するＣ−ＭＯＳトランジスタ
を容易に形成することかできる。

また、本発明に係る半導体装置によれば、半導体基体に
形成した段差部側壁にゲート電極を形成し、段差部上段
と下段にゲート電極と自己整合的に高濃度不純物領域を
形成すると共に、少くとも上段の高濃度不純物領域下に
低濃度不純物領域を形成して構成するので、ＬＤＤ構造
のトランジスタの電流駆動能力を向上し、且つ初期劣化
を小さくすることかできる。又、ソース及びドレイン間
のバンチスルーの発生を制御することができ、さらにチ
ャネル長の小さい微細トランジスタを形成することがで
きる。

また、本発明に係る半導体装置によれば、半導体基体に
形成した段差部側壁にゲート電極を形成し、段差部上段
に高濃度不純物領域を形成し、段差部下段にゲート電極
と自己整合的に低濃度不純物領域を形成すると共にゲー
ト電極側壁に形成した層と自己整合的に高濃度不純物領
域を形成して構成するので、ＬＤＤ構造のトランジスタ
の電流駆動能力を向上することができ、またチャネル長
の小さい微細トランジスタを形成することができる。

また、本発明に係る半導体装置によれば、半導体基体に
形成した段差部側壁にＬ字状のゲート電極を形成し、段
差部上段と下段にゲート電極と自己整合的に高濃度不純
物領域を形成し、ゲート電極の段差部側壁に密接する辺
と自己整合的に段差部下段にａ′濃度不純物領域を形成
して構成するので、ＬＤＤ構造のトランジスタの電流駆
動能力を向上することかできると共に、初期劣化を小さ
くすることができる。

【図面の簡単な説明】

第１図Ａ−Ｄは本発明に係るＭＯＳトランジスタの一例
を示す工程順の断面図、第２図は本発明を（、−ＭＯＳ
　トランジスタの製法に適用した場合の工程例を示す断
面図、第３図Ａ−Ｅは本発明に係るＭＯＳトランジスタ
の他の例を示す工程順の断面図、第４図Ａ−Ｄは本発明
に係るＭＯＳトランジスタの他の例を示す工程順の断面
図、第５図Ａ−Ｆは本発明に係るＭＯＳトランジスタの
他の例を示す工程順の断面図、第６図は従来の構造のＭ
ＯＳトランジスタの断面図、第７図Ａ−Ｄは従来のＭＯ
３Ｉ−ランジスタの製法例を示す工程順の断面図、第８
図は従来のＬＤＤ構造のＣ−ＭＯＳトランジスタの製法
例を示す断面図である。 （２１）は半導体基体、（２４）はゲート絶縁膜、（２
６）（（２６Ａ）　（２６Ｂ）　）はゲート電極、（３
１）はソース領域、（３２）はドレイン領域、（３２ａ
）は低濃度不純物領域、（３２ｂ）は高濃度不純物領域
である。

Claims (1)

1. 【特許請求の範囲】 １、半導体基体上に形成されたゲート電極が第１のゲー
   ト電極と該第１のゲート電極側壁に一体形成された第２
   のゲート電極とからなり、 ドレイン側の上記第２のゲート電極下の半導体基体上に
   のみ低濃度不純物領域が形成され、上記第２のゲート電
   極と自己整合的に高濃度不純物領域が形成されて成る半
   導体装置。 ２、半導体基体上に形成した第１のゲート電極をまたい
   でソース側を覆いドレイン側に開口部を有するマスク層
   を形成する工程と、 上記ドレイン側に低濃度不純物領域を形成する工程と、 上記第１のゲート電極側壁に第２のゲート電極を一体形
   成する工程と、 上記第１のゲート電極と上記第２のゲート電極をマスク
   にして高濃度不純物を導入して高濃度不純物領域を形成
   する工程とを有することを特徴とする半導体装置の製造
   方法。 ３、特許請求の範囲第２項において、 上記低濃度不純物領域と高濃度不純物領域が第１導電形
   の不純物により形成され、 上記低濃度不純物領域の形成時に用いるマスク層により
   第２導電形チャネルのＭＯＳトランジスタ形成領域をマ
   スクすることを特徴とする半導体装置の製造方法。 ４、半導体基体に形成された段差部側壁にゲート電極が
   形成され、 該段差部上段と下段に上記ゲート電極と自己整合的に高
   濃度不純物領域が形成され、 少なくとも上記上段の高濃度不純物領域下に低濃度不純
   物領域が形成されて成る半導体装置。 ５、半導体基体に形成された段差部側壁にゲート電極が
   形成され、 該段差部上段に高濃度不純物領域が形成され、段差部下
   段にゲート電極と自己整合的に低濃度不純物領域が形成
   され、 上記ゲート電極の側壁に形成された層と自己整合的に高
   濃度不純物領域が形成されて成る半導体装置。 ６、半導体基体に形成された段差部側壁にＬ字状のゲー
   ト電極が形成され、 段差部上段と段差部下段に上記ゲート電極と自己整合的
   に高濃度不純物領域が形成され、上記ゲート電極の上記
   段差部側壁に密接する辺と自己整合的に段差部下段に低
   濃度不純物領域が形成されて成る半導体装置。