JPS61126818A - 出力バツフア駆動回路 - Google Patents
出力バツフア駆動回路Info
- Publication number
- JPS61126818A JPS61126818A JP59247200A JP24720084A JPS61126818A JP S61126818 A JPS61126818 A JP S61126818A JP 59247200 A JP59247200 A JP 59247200A JP 24720084 A JP24720084 A JP 24720084A JP S61126818 A JPS61126818 A JP S61126818A
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- JP
- Japan
- Prior art keywords
- signal
- gate
- gates
- inverter
- input
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ＬＬ１
本発明は出力バッファ駆動回路に関し、特に互いに導電
型の異なる電界効果（Ｃ−ＭＯＳ） トランジスタを用
いたインバータ型式の出力バッフ７回路を駆動する駆動
回路に関するものである。
型の異なる電界効果（Ｃ−ＭＯＳ） トランジスタを用
いたインバータ型式の出力バッフ７回路を駆動する駆動
回路に関するものである。
背景技術
通常Ｃ−ＭＯ８集積回路装置の出力段は第１図に示す如
き構成となっている。すなわち、図示せぬＣ−ＭＯ８論
理回路からの論理出力信号ＩＮは、インバータゲート１
及び２を介して最終段のインバータゲート３へ入力され
ており、この最終段ゲート３の出力によって集積回路チ
ップの出力パッド４へ供給されている。尚、インバータ
ゲートの数は図示の例に限定されるものではない。
き構成となっている。すなわち、図示せぬＣ−ＭＯ８論
理回路からの論理出力信号ＩＮは、インバータゲート１
及び２を介して最終段のインバータゲート３へ入力され
ており、この最終段ゲート３の出力によって集積回路チ
ップの出力パッド４へ供給されている。尚、インバータ
ゲートの数は図示の例に限定されるものではない。
この場合、最終段ゲート３は、大なる負荷容量に対して
も充分に早い速度でスイッチング駆動可能な様に占有面
積が極めて大きなＣ−ＭＯＳ トランジスタにて構成さ
れている。
も充分に早い速度でスイッチング駆動可能な様に占有面
積が極めて大きなＣ−ＭＯＳ トランジスタにて構成さ
れている。
ここで、当該ゲート３゛の構成は周知の如く第２図に示
す構成となっており、電源＋ＶＤＤとアースとの間にお
いてＮチャンネルトランジスタ２１とＰチャンネルトラ
ンジスタ２２とが直列接続され、両トランジスタのゲー
トが共通接続されて入力信号が印加されている。これ等
トランジスタ２１．２２の集積回路チップ上における占
有面積は上述の如く非常に大きくされており、よって、
入力信号のレベル遷移時に瞬間的ではあるが、両トラン
ジスタを貫通して大電流が流れることになる。
す構成となっており、電源＋ＶＤＤとアースとの間にお
いてＮチャンネルトランジスタ２１とＰチャンネルトラ
ンジスタ２２とが直列接続され、両トランジスタのゲー
トが共通接続されて入力信号が印加されている。これ等
トランジスタ２１．２２の集積回路チップ上における占
有面積は上述の如く非常に大きくされており、よって、
入力信号のレベル遷移時に瞬間的ではあるが、両トラン
ジスタを貫通して大電流が流れることになる。
この様子が第３図に示されており、曲線３１がゲート３
の入出力特性であり、曲線３２が入力対貫通電流特性で
ある。
の入出力特性であり、曲線３２が入力対貫通電流特性で
ある。
従って、かかる出力バッフ７回路を多数使用する大規模
Ｃ−ＭＯ８回路においては、消費電力の層大、電源やグ
ランドインピーダンスに起因する回路動作の不安定性を
招来するここととなる欠点がある。
Ｃ−ＭＯ８回路においては、消費電力の層大、電源やグ
ランドインピーダンスに起因する回路動作の不安定性を
招来するここととなる欠点がある。
１玉ｍ
本発明は従来のものの上記欠点を除去すべくなされたも
のであって、その目的とするところは、最終段のインバ
ータバッファの状態遷移時における貫通電流をなくして
消費電力を低減するようにした出力バッファ駆動回路を
提供することにある。
のであって、その目的とするところは、最終段のインバ
ータバッファの状態遷移時における貫通電流をなくして
消費電力を低減するようにした出力バッファ駆動回路を
提供することにある。
本発明によるＣ−ＭＯ８Ｏ８出力バフフッの駆動回路は
、入力信号のレベル遷移に応答して互に所定時間差を有
して夫々レベル遷移する一対の駆動信号を発生する手段
を設け、この一対の駆動信号によって一対のＣ−ＭＯＳ
トランジスタを夫々駆動するようにしたことを特徴と
する。
、入力信号のレベル遷移に応答して互に所定時間差を有
して夫々レベル遷移する一対の駆動信号を発生する手段
を設け、この一対の駆動信号によって一対のＣ−ＭＯＳ
トランジスタを夫々駆動するようにしたことを特徴と
する。
以下、図面を用いて本発明の詳細な説明する。
第４図は本発明の実施例の回路図であり、第１図及び第
２図と同等部分は同一符号により示している。図におい
て、入力信号Ａは直接及びインバータ１１を介して夫々
ラッチ回路の２人力となっている。このラッチ回路は図
示する如く、２個のノアゲート５．８と、４個のインバ
ータゲート６゜７．９．１０からなっている。ノアゲー
ト５の出力はゲート６．７を介して信号Ｂとなってノア
ゲート８の１人力となると共にトランジスタ２１の駆動
入力となる。
２図と同等部分は同一符号により示している。図におい
て、入力信号Ａは直接及びインバータ１１を介して夫々
ラッチ回路の２人力となっている。このラッチ回路は図
示する如く、２個のノアゲート５．８と、４個のインバ
ータゲート６゜７．９．１０からなっている。ノアゲー
ト５の出力はゲート６．７を介して信号Ｂとなってノア
ゲート８の１人力となると共にトランジスタ２１の駆動
入力となる。
ノアゲート８の出力はゲート９により反転され信号りと
なり、この信号りはゲート１０の入力となると共にトラ
ンジスタ２２の駆動入力となる。
なり、この信号りはゲート１０の入力となると共にトラ
ンジスタ２２の駆動入力となる。
ゲート１０の出力Ｃはノアゲート５の１人力となってい
る。
る。
ゲート６．７及び９，１ｏはラッチ用遅延素子を構成す
ると共に、最終段インバータ３の中間バッファを構成し
ているものである。これ等ゲート６．７．９．１０の遅
延機能によって、入力信号のレベル遷移時における両ト
ランジスタの同時オン状態をなくすようにして貫通１流
を防止しているのである。
ると共に、最終段インバータ３の中間バッファを構成し
ているものである。これ等ゲート６．７．９．１０の遅
延機能によって、入力信号のレベル遷移時における両ト
ランジスタの同時オン状態をなくすようにして貫通１流
を防止しているのである。
第５図（Ａ）〜（Ｄ）に第４図の回路の各部信号Ａ−Ｄ
のタイミング波形を夫々対応して示している。ラッチ回
路の出力である信号８．０は、ラッチ回路の動作から明
白な様に互いに逆相でかつ重なり合いのない信号となる
。信号Ｂの立下がりから信号Ｃの立上がりまでの遅延は
ゲート３個分くゲート８〜１０）であり、信号Ｃの立下
がりから信号Ｂの立上がりまでの遅延は同様にゲート３
個分（ゲート５〜７）となる。また信号りは信号Ｂと同
相であり、信号Ｂの立下がりから信号りの立下がりまで
の遅延は２ゲ一ト分であり、信号りの立上がりから信号
Ｂの立上がりまでの遅延は４ゲ一ト分となり、よって、
第５図（Ｅ）に示す様なトランジスタのオンオフ状態が
得られることになる。すなわち、入力信号Ａのレベル遷
移時において必ず両トランジスタが同時にオフとなって
いる期間（図の斜線で示す）が存在するので貫通電流が
防止可能となるのである。
のタイミング波形を夫々対応して示している。ラッチ回
路の出力である信号８．０は、ラッチ回路の動作から明
白な様に互いに逆相でかつ重なり合いのない信号となる
。信号Ｂの立下がりから信号Ｃの立上がりまでの遅延は
ゲート３個分くゲート８〜１０）であり、信号Ｃの立下
がりから信号Ｂの立上がりまでの遅延は同様にゲート３
個分（ゲート５〜７）となる。また信号りは信号Ｂと同
相であり、信号Ｂの立下がりから信号りの立下がりまで
の遅延は２ゲ一ト分であり、信号りの立上がりから信号
Ｂの立上がりまでの遅延は４ゲ一ト分となり、よって、
第５図（Ｅ）に示す様なトランジスタのオンオフ状態が
得られることになる。すなわち、入力信号Ａのレベル遷
移時において必ず両トランジスタが同時にオフとなって
いる期間（図の斜線で示す）が存在するので貫通電流が
防止可能となるのである。
発明の効果
本発明によれば、Ｃ−ＭＯＳインバータバッファの最終
段インバータの駆動信号を、ラッチ回路と遅延用ゲート
を使用して生成して入力信号のレベル遷移時に両トラン
ジスタが同時にオフとなる期間を強制的に得るようにし
たので、電源と接地間の過大電流を防止できることにな
り、よって消費電力の低減が可能となる。特に大規模Ｃ
−ＭＯ８集積回路に適しているものである。
段インバータの駆動信号を、ラッチ回路と遅延用ゲート
を使用して生成して入力信号のレベル遷移時に両トラン
ジスタが同時にオフとなる期間を強制的に得るようにし
たので、電源と接地間の過大電流を防止できることにな
り、よって消費電力の低減が可能となる。特に大規模Ｃ
−ＭＯ８集積回路に適しているものである。
【図面の簡単な説明】
第１図は従来のＣ−ＭＯＳバッファの回路例を示す図、
第２図はＣ−ＭＯＳバッファの具体的回路図、第３図は
第２図の回路の動作特性を示す図、第４図は本発明の実
施例の回路図、第５図は第４図の回路の各部動作波形図
である。 主要部分の符号の説明 ５．８・・・・・・ノアゲート ５，６．７，９，１０．１１・・・・・・インバータゲ
ート
第２図はＣ−ＭＯＳバッファの具体的回路図、第３図は
第２図の回路の動作特性を示す図、第４図は本発明の実
施例の回路図、第５図は第４図の回路の各部動作波形図
である。 主要部分の符号の説明 ５．８・・・・・・ノアゲート ５，６．７，９，１０．１１・・・・・・インバータゲ
ート
Claims (1)
- 互いに導電型の異なる一対の電界効果トランジスタを用
いたインバータ型式の出力バッファを駆動する駆動回路
であって、入力信号のレベル遷移に応答して互に所定時
間差を有して夫々レベル遷移する一対の駆動信号を発生
する手段を設け、この一対の駆動信号によって前記一対
の電界効果トランジスタを夫々駆動するようにしたこと
を特徴とする出力バッファ駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59247200A JPS61126818A (ja) | 1984-11-22 | 1984-11-22 | 出力バツフア駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59247200A JPS61126818A (ja) | 1984-11-22 | 1984-11-22 | 出力バツフア駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61126818A true JPS61126818A (ja) | 1986-06-14 |
Family
ID=17159936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59247200A Pending JPS61126818A (ja) | 1984-11-22 | 1984-11-22 | 出力バツフア駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61126818A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63132523A (ja) * | 1986-08-29 | 1988-06-04 | テキサス インスツルメンツ インコ−ポレイテツド | 集積回路 |
| EP0811978A1 (en) * | 1996-06-03 | 1997-12-10 | Texas Instruments Incorporated | Output buffer for dynamic random access memories |
| US5831450A (en) * | 1995-06-01 | 1998-11-03 | Texas Instruments Incorporated | System for improved response time output buffer unit having individual stages for signal generation and buffering and output stage applying signal determined by input signal |
-
1984
- 1984-11-22 JP JP59247200A patent/JPS61126818A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63132523A (ja) * | 1986-08-29 | 1988-06-04 | テキサス インスツルメンツ インコ−ポレイテツド | 集積回路 |
| US5831450A (en) * | 1995-06-01 | 1998-11-03 | Texas Instruments Incorporated | System for improved response time output buffer unit having individual stages for signal generation and buffering and output stage applying signal determined by input signal |
| EP0811978A1 (en) * | 1996-06-03 | 1997-12-10 | Texas Instruments Incorporated | Output buffer for dynamic random access memories |
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