JP2000101066A - 電力用半導体素子 - Google Patents
電力用半導体素子Info
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- JP2000101066A JP2000101066A JP10271604A JP27160498A JP2000101066A JP 2000101066 A JP2000101066 A JP 2000101066A JP 10271604 A JP10271604 A JP 10271604A JP 27160498 A JP27160498 A JP 27160498A JP 2000101066 A JP2000101066 A JP 2000101066A
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Abstract
(57)【要約】
【課題】 導通時やターンオフ時における電流集中によ
る破壊を防止する。 【解決手段】 半導体素子の層を形成するときに深い準
位の不純物を浅い準位の不純物と混合して形成する。
る破壊を防止する。 【解決手段】 半導体素子の層を形成するときに深い準
位の不純物を浅い準位の不純物と混合して形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、電力用半導体素子
に関する。
に関する。
【０００２】
【従来の技術】図１３の従来のプレーナ型ＩＥＧＴを例
にとり説明する。今まではＰ型エミッタ層ｂ（１３）は
浅い準位の不純物を用いていた。しかしこの構造では、
温度が上昇しても抵抗率は変らないため、導通時または
ターンオフ時に電流集中のため素子が破壊しやすいとい
う欠点があった。また、負荷短絡時にも大電流による温
度上昇で素子の抵抗値が変わらないため、破壊しやすい
という欠点もあった。
にとり説明する。今まではＰ型エミッタ層ｂ（１３）は
浅い準位の不純物を用いていた。しかしこの構造では、
温度が上昇しても抵抗率は変らないため、導通時または
ターンオフ時に電流集中のため素子が破壊しやすいとい
う欠点があった。また、負荷短絡時にも大電流による温
度上昇で素子の抵抗値が変わらないため、破壊しやすい
という欠点もあった。
【０００３】図１４はプレーナ型ＩＥＧＴのアノードシ
ョート構造である。これでもＮ型アノードショート層ｂ
（１４）のキャリア密度が温度上昇により変わらないた
め、図１３の素子と同様破壊しやすいという欠点があ
る。
ョート構造である。これでもＮ型アノードショート層ｂ
（１４）のキャリア密度が温度上昇により変わらないた
め、図１３の素子と同様破壊しやすいという欠点があ
る。
【０００４】
【発明が解決しようとする課題】上記の如く、従来の素
子構造にあってはターンオフ時または通電時に電流集中
を起こし素子破壊を起こすという問題点があった。ま
た、負荷短絡時の電流集中により素子の破壊を起こすと
いう欠点があった。
子構造にあってはターンオフ時または通電時に電流集中
を起こし素子破壊を起こすという問題点があった。ま
た、負荷短絡時の電流集中により素子の破壊を起こすと
いう欠点があった。
【０００５】本発明は、上記問題点を考慮してなされた
もので、その目的とするところは電流集中で高温になっ
た部分の抵抗を大きくすることで電流を均一に流した
り、大電流時に素子が高抵抗になるようにして破壊の少
ない素子を提供することにある。
もので、その目的とするところは電流集中で高温になっ
た部分の抵抗を大きくすることで電流を均一に流した
り、大電流時に素子が高抵抗になるようにして破壊の少
ない素子を提供することにある。
【０００６】
【課題を解決するための手段】上記問題を解決するた
め、本発明は、素子を構成する第一導電型層または第二
導電型層を形成するための不純物が、二種類以上の異な
る種類の導電型層を形成するドナーまたはアクセプタで
構成されており、その準位の一つが０．０５ｅＶ未満の
値を持ち、また他の１つが０．０５ｅＶ以上の値を持つ
電力用半導体素子を提供する。
め、本発明は、素子を構成する第一導電型層または第二
導電型層を形成するための不純物が、二種類以上の異な
る種類の導電型層を形成するドナーまたはアクセプタで
構成されており、その準位の一つが０．０５ｅＶ未満の
値を持ち、また他の１つが０．０５ｅＶ以上の値を持つ
電力用半導体素子を提供する。
【０００７】また本発明は、素子主電流経路を構成する
第一導電型層を貫く第二導電型層、または第二導電型層
を貫く第一導電型層を形成するための不純物のドナーま
たはアクセプタ準位が０．０５ｅＶ以上の値を持つ電力
用半導体素子を提供する。
第一導電型層を貫く第二導電型層、または第二導電型層
を貫く第一導電型層を形成するための不純物のドナーま
たはアクセプタ準位が０．０５ｅＶ以上の値を持つ電力
用半導体素子を提供する。
【０００８】また本発明は、素子主電流経路を構成する
第一導電型層を貫く第二導電型層、または第二導電型層
を貫く第一導電型層を形成するための不純物が、二種類
以上の同じ種類の導電型層を形成するようなドナーまた
はアクセプタで構成されており、その準位の一つが０．
０５ｅＶ未満の値を持ち、また他の１つが０．０５ｅＶ
以上の値をもつことを特徴とする電力用半導体素子を提
供する。
第一導電型層を貫く第二導電型層、または第二導電型層
を貫く第一導電型層を形成するための不純物が、二種類
以上の同じ種類の導電型層を形成するようなドナーまた
はアクセプタで構成されており、その準位の一つが０．
０５ｅＶ未満の値を持ち、また他の１つが０．０５ｅＶ
以上の値をもつことを特徴とする電力用半導体素子を提
供する。
【０００９】本発明のよれば、異なる導電型を形成する
ような浅い準位の不純物と深い順位の不純物を用い拡散
層を形成することにより、高温になるほど深い準位を持
つ不純物から自由キャリアが生じその拡散層の自由電子
と自由ホールが同数に近くなり高抵抗化する。また、拡
散層を貫き２つの同じ導電型の拡散層を接続するように
形成されている拡散層に、深い準位をもつ不純物または
深い準位を持つ不純物と浅い準位を持つ不純物を併用す
ると、高温になるほど深い準位を持つ不純物から自由キ
ャリアが生じその拡散層の自由電子と自由ホールが同数
に近くなり高抵抗化する。そのため、素子からの発熱が
少なくなり破壊し難くなる。
ような浅い準位の不純物と深い順位の不純物を用い拡散
層を形成することにより、高温になるほど深い準位を持
つ不純物から自由キャリアが生じその拡散層の自由電子
と自由ホールが同数に近くなり高抵抗化する。また、拡
散層を貫き２つの同じ導電型の拡散層を接続するように
形成されている拡散層に、深い準位をもつ不純物または
深い準位を持つ不純物と浅い準位を持つ不純物を併用す
ると、高温になるほど深い準位を持つ不純物から自由キ
ャリアが生じその拡散層の自由電子と自由ホールが同数
に近くなり高抵抗化する。そのため、素子からの発熱が
少なくなり破壊し難くなる。
【００１０】
【発明の実施の形態】以下、本発明の詳細を図示の実施
形態によって説明する。
形態によって説明する。
【００１１】なお、この実施形態では第一導電型として
ｎ型、第二導電型としてｐ型を用いる。
ｎ型、第二導電型としてｐ型を用いる。
【００１２】図１は本発明の第１の実施形態の電力用半
導体素子の素子部の断面図（プレーナ型ＩＥＧＴ部）で
ある。図のようにＰ型エミッタ層ａに深いドナー準位を
もつ不純物を注入した電力用半導体素子にあっては、通
電時やターンオフ時などに電流が集中すると温度が上昇
し、Ｐ型エミッタ層ａの自由電子が増え、Ｐ型エミッタ
層ａが事実上高抵抗になり、これにより電流集中が緩和
され破壊が防がれる。また、部分的な電流集中ではなく
全体に通常使用条件よりも大電流が流れる負荷短絡時な
どはＰ型エミッタ層ａ全体が高抵抗になる。そのため素
子からの発熱が少なくなり破壊し難くなる。この深い準
位の不純物を入れる層はここに描かれてある層ならどれ
でも効果があり、複数の層に入れてもまたは特定の一つ
の層の一部、例えば電流集中が起こりやすいところに入
れても効果がある。不純物の種類はＰ型層であれば温度
上昇により自由電子が増えるように深いドナー準位をも
つ不純物を注入し、Ｎ型層であれば温度上昇により自由
正孔が増えるように深いアクセプタ準位をもつ不純物を
注入する。なお、Ｎ型ベース層のアノード側に高濃度の
Ｎ型層を入れても構わない。
導体素子の素子部の断面図（プレーナ型ＩＥＧＴ部）で
ある。図のようにＰ型エミッタ層ａに深いドナー準位を
もつ不純物を注入した電力用半導体素子にあっては、通
電時やターンオフ時などに電流が集中すると温度が上昇
し、Ｐ型エミッタ層ａの自由電子が増え、Ｐ型エミッタ
層ａが事実上高抵抗になり、これにより電流集中が緩和
され破壊が防がれる。また、部分的な電流集中ではなく
全体に通常使用条件よりも大電流が流れる負荷短絡時な
どはＰ型エミッタ層ａ全体が高抵抗になる。そのため素
子からの発熱が少なくなり破壊し難くなる。この深い準
位の不純物を入れる層はここに描かれてある層ならどれ
でも効果があり、複数の層に入れてもまたは特定の一つ
の層の一部、例えば電流集中が起こりやすいところに入
れても効果がある。不純物の種類はＰ型層であれば温度
上昇により自由電子が増えるように深いドナー準位をも
つ不純物を注入し、Ｎ型層であれば温度上昇により自由
正孔が増えるように深いアクセプタ準位をもつ不純物を
注入する。なお、Ｎ型ベース層のアノード側に高濃度の
Ｎ型層を入れても構わない。
【００１３】図２は本発明の第２の実施形態の電力用半
導体素子の素子部の断面図（トレンチ型ＩＥＧＴ）であ
る。このような素子構造に適用した場合でも部分的に電
流が集中する導通時やターンオフ時または全体に大電流
が流れる負荷短絡時の破壊を防ぐことができる。
導体素子の素子部の断面図（トレンチ型ＩＥＧＴ）であ
る。このような素子構造に適用した場合でも部分的に電
流が集中する導通時やターンオフ時または全体に大電流
が流れる負荷短絡時の破壊を防ぐことができる。
【００１４】図３は従来用いられてきた浅い準位の不純
物よりなる層のキャリア密度と温度の関係を示す図であ
る。この従来から用いられている不純物を用いると、実
用温度付近から半導体基板の限界温度まではキャリア密
度は一定であり、よって抵抗率も大体一定であった。
物よりなる層のキャリア密度と温度の関係を示す図であ
る。この従来から用いられている不純物を用いると、実
用温度付近から半導体基板の限界温度まではキャリア密
度は一定であり、よって抵抗率も大体一定であった。
【００１５】図４は本発明に用いられている深い準位の
不純物よりなる層のキャリア密度と温度の関係を示す図
である。この本発明に用いられている不純物を用いる
と、保証温度と半導体基板の限界温度の間までキャリア
が徐々に増加する。そして半導体基板の限界温度までは
一定になる。
不純物よりなる層のキャリア密度と温度の関係を示す図
である。この本発明に用いられている不純物を用いる
と、保証温度と半導体基板の限界温度の間までキャリア
が徐々に増加する。そして半導体基板の限界温度までは
一定になる。
【００１６】図５は本発明に用いられている層のキャリ
ア密度と温度の関係を示す図である。図３と図４の不純
物を同じ層に入れることで、保証温度を越えてから半導
体基板の限界温度までの間にキャリア密度が変化する。
これにより実使用温度の範囲では一定の抵抗率を持ち、
保証温度から半導体基板の限界温度の間で抵抗率が変化
するような特性が得られる。この抵抗率の変化により電
流集中を緩和したり負荷短絡時に電流を通しにくくする
ような効果が得られる。アノードショート構造の場合、
図４で示した深い準位をもつ不純物１種類でも効果があ
るが、この図のように２種類用いた方が使用温度での濃
度変化がないためこの方が望ましい特性が得られる。
ア密度と温度の関係を示す図である。図３と図４の不純
物を同じ層に入れることで、保証温度を越えてから半導
体基板の限界温度までの間にキャリア密度が変化する。
これにより実使用温度の範囲では一定の抵抗率を持ち、
保証温度から半導体基板の限界温度の間で抵抗率が変化
するような特性が得られる。この抵抗率の変化により電
流集中を緩和したり負荷短絡時に電流を通しにくくする
ような効果が得られる。アノードショート構造の場合、
図４で示した深い準位をもつ不純物１種類でも効果があ
るが、この図のように２種類用いた方が使用温度での濃
度変化がないためこの方が望ましい特性が得られる。
【００１７】図６は本発明の第３の実施形態の電力用半
導体素子の素子部の断面図（ＧＴＯ）である。このよう
な素子構造に適用した場合でも導通時やターンオフ時の
電流集中または負荷短絡時の大電流で破壊し難い素子が
得られるが、特にこの素子の場合はターンオフ時にゲー
トからキャリアを引き抜く際にゲートから離れたところ
にあるキャリアは残りやすく、よってその部分だけ電流
集中を起こし破壊しやすい傾向がある。よって本発明に
用いられている深い準位の不純物を用いることでこの様
な破壊現象も防ぐことが可能になる。深い準位の不純物
を用いる場所は電流集中を起こしやすい場所だけでも全
体でもよい。
導体素子の素子部の断面図（ＧＴＯ）である。このよう
な素子構造に適用した場合でも導通時やターンオフ時の
電流集中または負荷短絡時の大電流で破壊し難い素子が
得られるが、特にこの素子の場合はターンオフ時にゲー
トからキャリアを引き抜く際にゲートから離れたところ
にあるキャリアは残りやすく、よってその部分だけ電流
集中を起こし破壊しやすい傾向がある。よって本発明に
用いられている深い準位の不純物を用いることでこの様
な破壊現象も防ぐことが可能になる。深い準位の不純物
を用いる場所は電流集中を起こしやすい場所だけでも全
体でもよい。
【００１８】図７は本発明の第４の実施形態の電力用半
導体素子の素子部の断面図（ＭＣＴ）である。このよう
な素子構造に適用した場合でも導通時やターンオフ時の
電流集中または負荷短絡時の大電流で破壊し難い素子が
得られるが、特にこの素子の場合はターンオフ時させる
ためにゲートを動作させた際にゲートから離れたところ
だけ電流集中を起こし破壊しやすい傾向がある。さらに
半導体基板や作製プロセスのわずかなばらつきによって
ゲートのタイミングがずれてしまうと電流集中傾向がま
すます顕著になる。本発明に用いられている深い準位の
不純物を用いることでこの様な破壊現象も防ぐことが可
能になる。深い準位をもつ不純物をどの層に用いても効
果があるが、ゲートによりチャネルが形成されるカソー
ド側に用いる方がこの破壊現象を防ぐためには望まし
い。
導体素子の素子部の断面図（ＭＣＴ）である。このよう
な素子構造に適用した場合でも導通時やターンオフ時の
電流集中または負荷短絡時の大電流で破壊し難い素子が
得られるが、特にこの素子の場合はターンオフ時させる
ためにゲートを動作させた際にゲートから離れたところ
だけ電流集中を起こし破壊しやすい傾向がある。さらに
半導体基板や作製プロセスのわずかなばらつきによって
ゲートのタイミングがずれてしまうと電流集中傾向がま
すます顕著になる。本発明に用いられている深い準位の
不純物を用いることでこの様な破壊現象も防ぐことが可
能になる。深い準位をもつ不純物をどの層に用いても効
果があるが、ゲートによりチャネルが形成されるカソー
ド側に用いる方がこの破壊現象を防ぐためには望まし
い。
【００１９】図８は本発明の第５の実施形態の電力用半
導体素子の断面図（ダイオード）である。この図のＰ型
ベース層は図１、２、６、７のＰ型ベース層に相当す
る。このような素子構造では図１、２、６、７で述べた
ように素子部であるＰ型ベース層とＮ型ベース層とＮ型
エミッタ層に深い準位の不純物を入れても、また接合終
端部であるＰ型リング層やＰ型リサーフ層に注入しても
良いが、特にこのダイオード構造は接合終端部に電流が
集中する傾向がある。よってダイオードの場合は接合終
端部または素子部の接合終端部側に深い準位の不純物を
注入するのが望ましい。接合終端部として他にもガード
リング構造などもあり、これ以外の接合終端構造にも適
用できる。ＩＥＧＴ、ＩＧＢＴ、ＧＴＯなどその他電力
用半導体素子の接合終端構造にも利用できる。
導体素子の断面図（ダイオード）である。この図のＰ型
ベース層は図１、２、６、７のＰ型ベース層に相当す
る。このような素子構造では図１、２、６、７で述べた
ように素子部であるＰ型ベース層とＮ型ベース層とＮ型
エミッタ層に深い準位の不純物を入れても、また接合終
端部であるＰ型リング層やＰ型リサーフ層に注入しても
良いが、特にこのダイオード構造は接合終端部に電流が
集中する傾向がある。よってダイオードの場合は接合終
端部または素子部の接合終端部側に深い準位の不純物を
注入するのが望ましい。接合終端部として他にもガード
リング構造などもあり、これ以外の接合終端構造にも適
用できる。ＩＥＧＴ、ＩＧＢＴ、ＧＴＯなどその他電力
用半導体素子の接合終端構造にも利用できる。
【００２０】図９は本発明の第６の実施形態の電力用半
導体素子の断面図（プレーナ型ＩＥＧＴ）である。この
図のＰ型エミッタ層を貫くＮ型アノードショート層ａに
は深いドナー準位をもつ不純物が入れてある。このＮ型
アノードショート層ａは高温になると事実上高濃度にな
り、アノード側の注入効率が低くなる。よって抵抗が大
きくなり電流集中が防ぐことができ、大電流が瞬時に流
れる場合でも破壊することがなくなる。これがもしＮ型
エミッタ層であればＰ型のショート層を用い、温度上昇
により自由正孔を放出するような深いアクセプタ準位を
もつ不純物で構成する必要がある。
導体素子の断面図（プレーナ型ＩＥＧＴ）である。この
図のＰ型エミッタ層を貫くＮ型アノードショート層ａに
は深いドナー準位をもつ不純物が入れてある。このＮ型
アノードショート層ａは高温になると事実上高濃度にな
り、アノード側の注入効率が低くなる。よって抵抗が大
きくなり電流集中が防ぐことができ、大電流が瞬時に流
れる場合でも破壊することがなくなる。これがもしＮ型
エミッタ層であればＰ型のショート層を用い、温度上昇
により自由正孔を放出するような深いアクセプタ準位を
もつ不純物で構成する必要がある。
【００２１】図１０は本発明の第７の実施形態の電力用
半導体素子の断面図（トレンチ型ＩＥＧＴ）である。こ
のような素子構造に適用した場合でも部分的に電流が集
中する導通時やターンオフ時または全体に大電流が流れ
る負荷短絡時の破壊を防ぐことができる。
半導体素子の断面図（トレンチ型ＩＥＧＴ）である。こ
のような素子構造に適用した場合でも部分的に電流が集
中する導通時やターンオフ時または全体に大電流が流れ
る負荷短絡時の破壊を防ぐことができる。
【００２２】図１１は本発明の第８の実施形態の電力用
半導体素子の断面図（ＧＴＯ）である。このような素子
構造に適用した場合でも導通時やターンオフ時の電流集
中または負荷短絡時の大電流で破壊し難い素子が得られ
るが、特にこの素子の場合はターンオフ時にゲートから
キャリアを引き抜く際にゲートから離れたところにある
キャリアは残りやすく、よってその部分だけ電流集中を
起こし破壊しやすい傾向がある。よって本発明に用いら
れている深い準位の不純物を用いることでこの様な破壊
現象も防ぐことが可能になる。深い準位の不純物を用い
る場所は電流集中を起こしやすい場所だけでも全体でも
よい。
半導体素子の断面図（ＧＴＯ）である。このような素子
構造に適用した場合でも導通時やターンオフ時の電流集
中または負荷短絡時の大電流で破壊し難い素子が得られ
るが、特にこの素子の場合はターンオフ時にゲートから
キャリアを引き抜く際にゲートから離れたところにある
キャリアは残りやすく、よってその部分だけ電流集中を
起こし破壊しやすい傾向がある。よって本発明に用いら
れている深い準位の不純物を用いることでこの様な破壊
現象も防ぐことが可能になる。深い準位の不純物を用い
る場所は電流集中を起こしやすい場所だけでも全体でも
よい。
【００２３】図１２は本発明の第９の実施形態の電力用
半導体素子の断面図（ＭＣＴ）である。このような素子
構造に適用した場合でも導通時やターンオフ時の電流集
中または負荷短絡時の大電流で破壊し難い素子が得られ
るが、特にこの素子の場合はターンオフ時させるために
ゲートを動作させた際にゲートから離れたところだけ電
流集中を起こし破壊しやすい傾向がある。さらに半導体
基板や作製プロセスのわずかなばらつきによってゲート
のタイミングがずれてしまうと電流集中傾向がますます
顕著になる。本発明に用いられている深い準位の不純物
を用いることでこの様な破壊現象も防ぐことが可能にな
る。
半導体素子の断面図（ＭＣＴ）である。このような素子
構造に適用した場合でも導通時やターンオフ時の電流集
中または負荷短絡時の大電流で破壊し難い素子が得られ
るが、特にこの素子の場合はターンオフ時させるために
ゲートを動作させた際にゲートから離れたところだけ電
流集中を起こし破壊しやすい傾向がある。さらに半導体
基板や作製プロセスのわずかなばらつきによってゲート
のタイミングがずれてしまうと電流集中傾向がますます
顕著になる。本発明に用いられている深い準位の不純物
を用いることでこの様な破壊現象も防ぐことが可能にな
る。
【００２４】これらすべては上記以外の半導体素子にも
適用できる。 基板もＳｉやＳｉＣなどすべてに用いる
ことはができる。
適用できる。 基板もＳｉやＳｉＣなどすべてに用いる
ことはができる。
【００２５】
【発明の効果】以上詳述したように、電流集中により破
壊しにくい電力用半導体素子を作ることができる。
壊しにくい電力用半導体素子を作ることができる。
【図１】本発明の第１の実施例に係る電力用半導体素子
の断面図である。
の断面図である。
【図２】本発明の第２の実施例に係る電力用半導体素子
の断面図である。
の断面図である。
【図３】浅い準位をもつ不純物のキャリア密度と温度の
関係を示す特性図である。
関係を示す特性図である。
【図４】深い準位をもつ不純物のキャリア密度と温度の
関係を示す特性図である。
関係を示す特性図である。
【図５】浅い準位をもつ不純物と深い準位をもつ不純物
を混合させた時のキャリア密度と温度の関係を示す特性
図である。
を混合させた時のキャリア密度と温度の関係を示す特性
図である。
【図６】本発明の第３の実施例に係る電力用半導体素子
の断面図である。
の断面図である。
【図７】本発明の第４の実施例に係る電力用半導体素子
の断面図である。
の断面図である。
【図８】本発明の第５の実施例に係る電力用半導体素子
の断面図である。
の断面図である。
【図９】本発明の第６の実施例に係る電力用半導体素子
の断面図である。
の断面図である。
【図１０】本発明の第７の実施例に係る電力用半導体素
子の断面図である。
子の断面図である。
【図１１】本発明の第８の実施例に係る電力用半導体素
子の断面図である。
子の断面図である。
【図１２】本発明の第９の実施例に係る電力用半導体素
子の断面図である。
子の断面図である。
【図１３】従来の電力用半導体素子の断面図である。
【図１４】従来のアノードショート型電力用半導体素子
の断面図である。
の断面図である。
１・・・Ｎ型ベース層（半導体基板） ２・・・Ｐ型ベース層（素子領域） ３・・・Ｎ型エミッタ層 ４・・・Ｐ型エミッタ層ａ ５・・・ゲート絶縁膜 ６・・・ゲート電極 ７・・・アノード電極 ８・・・カソード電極 ９・・・絶縁膜 １０・・・Ｐ型ドレイン層 １１・・・Ｎ型アノードショート層ａ １２・・・Ｎ型バリア層 １３・・・Ｐ型エミッタ層ｂ １４・・・Ｎ型アノードショート層ｂ １５・・・Ｐ型リング層 １６・・・Ｐ型リサーフ層 １７・・・Ｎ型ストッパー層 １８・・・高抵抗膜 １９・・・予備電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６５４Ｚ ６５５Ｃ ６５５Ｚ 29/91 Ｄ
Claims (6)
- 【請求項１】 素子を構成する第一導電型層または第二
導電型層を形成するための不純物が、二種類以上の異な
る種類の導電型層を形成するドナーまたはアクセプタで
構成されており、その準位の一つが０．０５ｅＶ未満の
値を持ち、また他の１つが０．０５ｅＶ以上の値をもつ
電力用半導体素子。 - 【請求項２】 素子主電流経路を構成する第一導電型層
または第二導電型層を形成するための不純物が、二種類
以上の異なる種類の導電型層を形成するドナーまたはア
クセプタで構成されており、その準位の一つが０．０５
ｅＶ未満の値を持ち、また他の１つが０．０５ｅＶ以上
の値をもつ電力用半導体素子。 - 【請求項３】 素子接合終端部を構成する第一導電型層
または第二導電型層を形成するための不純物が、二種類
以上の異なる種類の導電型層を形成するドナーまたはア
クセプタで構成されており、その準位の一つが０．０５
ｅＶ未満の値を持ち、また他の１つが０．０５ｅＶ以上
の値をもつような電力用半導体素子。 - 【請求項４】 素子主電流経路を構成する第一導電型層
を貫く第二導電型層、または第二導電型層を貫く第一導
電型層を形成するための不純物のドナーまたはアクセプ
タ準位が０．０５ｅＶ以上の値をもつ電力用半導体素
子。 - 【請求項５】 素子主電流経路を構成する第一導電型層
を貫く第二導電型層、または第二導電型層を貫く第一導
電型層を形成するための不純物が、二種類以上の同じ種
類の導電型層を形成するようなドナーまたはアクセプタ
で構成されており、その準位の一つが０．０５ｅＶ未満
の値を持ち、また他の１つが０．０５ｅＶ以上の値をも
つ電力用半導体素子。 - 【請求項６】 前記０．０５ｅＶ以上の値は、１×１０
12（ｃｍ−３）以上１×１０13（ｃｍ−３）未満の不純
物を注入した層では０．４５ｅＶ以上、１×１０13（ｃ
ｍ−３）以上１×１０14（ｃｍ−３）未満の不純物を注
入した層では０．３５ｅＶ以上、１×１０14（ｃｍ−
３）以上１×１０15（ｃｍ−３）未満の不純物を注入し
た層では０．２５ｅＶ以上、１×１０15（ｃｍ−３）以
上１×１０16（ｃｍ−３）未満の不純物を注入した層で
は０．２ｅＶ以上、１×１０16（ｃｍ−３）以上１×１
０17（ｃｍ−３）未満の不純物を注入した層では０．１
５ｅＶ以上、１×１０17（ｃｍ−３）以上１×１０
18（ｃｍ−３）未満の不純物を注入した層では０．１ｅ
Ｖ以上、１×１０18（ｃｍ−３）以上１×１０19（ｃｍ
−３）未満の不純物を注入した層では０．０５ｅＶ以上
の値をもつ請求項１乃至５のいずれかに記載の電力用半
導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10271604A JP2000101066A (ja) | 1998-09-25 | 1998-09-25 | 電力用半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10271604A JP2000101066A (ja) | 1998-09-25 | 1998-09-25 | 電力用半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000101066A true JP2000101066A (ja) | 2000-04-07 |
Family
ID=17502400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10271604A Pending JP2000101066A (ja) | 1998-09-25 | 1998-09-25 | 電力用半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000101066A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004247545A (ja) * | 2003-02-14 | 2004-09-02 | Nissan Motor Co Ltd | 半導体装置及びその製造方法 |
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-
1998
- 1998-09-25 JP JP10271604A patent/JP2000101066A/ja active Pending
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