JPS61123184A - Conduction modulation type mosfet - Google Patents
Conduction modulation type mosfetInfo
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Abstract
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、導電変調型ＭＯＳＦＥＴに一関する。[Detailed description of the invention] [Technical field of invention] The present invention relates to a conductivity modulated MOSFET.
導電変調型ＭＯＳＦＥＴは、通常のパワーＭＯＳＦＥＴ
Ｔのドレイン領域をソース領域とは逆の導電型にしたも
のである。従来の導電変調型ＭＯＳＦＥＴＴの構造を第
４図に示す。４１はｐゝトレイン層、４２はｎ−型高抵
抗層であり、この高抵抗層４２の表面にｐ型ベース拡散
層４３が形成され、更にこのｐ型ベース拡散Ｒ４３内に
ｎ４型ソ一ス拡散層４４が形成されている。そしてソー
ス拡散層４４と表面に露出している高抵抗層４２に挟ま
れたｐ型ベース層４３部分をチャネル領域４９として、
この上にゲート絶縁ＩＩ！４５を介してゲートＮ極４６
を配設し、また、ソー１ス拡散層４４とベース拡散層４
３の双方にコンタクトするソース電極４７を形成してい
る。ドレイン！Ｉ４８の表面にはドレイン層ｔｉｉ４８
が形成されている。Conductivity modulation MOSFET is a normal power MOSFET.
The drain region of T is of a conductivity type opposite to that of the source region. The structure of a conventional conductivity modulation type MOSFET is shown in FIG. 41 is a p-train layer, 42 is an n-type high resistance layer, a p-type base diffusion layer 43 is formed on the surface of this high-resistance layer 42, and an n4-type source layer is further formed in this p-type base diffusion R43. A diffusion layer 44 is formed. Then, a portion of the p-type base layer 43 sandwiched between the source diffusion layer 44 and the high resistance layer 42 exposed on the surface is used as a channel region 49.
Gate insulation II on top of this! Gate N pole 46 through 45
In addition, a source diffusion layer 44 and a base diffusion layer 4 are provided.
A source electrode 47 is formed in contact with both of the electrodes 3 and 3. drain! There is a drain layer tii48 on the surface of I48.
is formed.
この導電変調型ＭＯＳＦＥＴでは、ゲート電極４６にソ
ース電極４７に対して正の電圧を印加するとチャネル領
域４つに反転層が形成され、ソース拡散層４４からの電
子がこのチャネル領域４９を通ってｎ−型高抵抗層４２
に注入される。注入された電子は高抵抗層４２を拡散し
てドレイン層１１４８へ抜けるが、このときドレイン層
４１から正孔の注入を引起こす。この正孔の注入により
、高抵抗層４２にはキャリアの蓄積による導電変調が起
こり、この高抵抗層４２の抵抗が低下する。In this conductivity modulation type MOSFET, when a positive voltage is applied to the gate electrode 46 with respect to the source electrode 47, an inversion layer is formed in the four channel regions, and electrons from the source diffusion layer 44 pass through the channel region 49. - type high resistance layer 42
is injected into. The injected electrons diffuse through the high resistance layer 42 and escape to the drain layer 1148, but at this time, holes are caused to be injected from the drain layer 41. Due to the injection of holes, conductivity modulation occurs in the high resistance layer 42 due to accumulation of carriers, and the resistance of the high resistance layer 42 decreases.
これにより１通常のパワーＭＯＳＦＥＴＴより低いオン
抵抗を持ったＭＯＳＦＥＴが得られることになる。As a result, a MOSFET having an on-resistance lower than that of a normal power MOSFET can be obtained.
ところでこの様な導電変調型ＭＯＳＦＥＴＴでは、ρ１
型ドレイン層４ｌ−ｎ−型高抵抗層４２−ｐ型ベース拡
散層４３−ｎ＋＋ソース拡散層４４の四層がサイリスタ
を構成する。この奇生サイリスタが導通すると、ゲート
・ソース間電圧を零にし 。By the way, in such a conductivity modulation type MOSFET, ρ1
The four layers of a type drain layer 4l, an n-type high resistance layer 42, a p-type base diffusion layer 43, and an n++ source diffusion layer 44 constitute a thyristor. When this strange thyristor becomes conductive, the voltage between the gate and source becomes zero.
でも素子はオフできなくなり、多くの場合素子破壊に繋
がる。この寄生サイリスタがオンになる原因は、ｐ＋型
トド９４２層４１ら注入された正孔がソース電極４７へ
抜ける際にｐ型ベース拡散層４４を通ることにある。即
ち、このような正孔電流が流れ、ベース拡散層・４３の
ソース拡散層４４直下の抵抗による電圧降下がベース・
ソース間のビルトイン電圧を越えると、ソース層４４か
らの電子注入をもたらし、寄生サイリスタがオンしてし
まう。However, the device cannot be turned off, which often leads to device destruction. The reason why this parasitic thyristor turns on is that the holes injected from the p+ type top 942 layer 41 pass through the p type base diffusion layer 44 when passing to the source electrode 47. In other words, such a hole current flows, and the voltage drop due to the resistance directly under the source diffusion layer 44 of the base diffusion layer 43 becomes the base diffusion layer 43.
Exceeding the built-in voltage between the sources results in electron injection from the source layer 44, turning on the parasitic thyristor.
本発明は上記の点に鑑み、寄生サイリスタがラッチアッ
プしないようにして、通常のパワーＭＯＳＦＥＴＴやバ
イポーラトランジスタと同等に使用することを可能とし
た導電変調型ＭＯＳＦＥＴＴを提供することを目的とす
る。In view of the above points, it is an object of the present invention to provide a conduction modulation type MOSFET that prevents the parasitic thyristor from latch-up and can be used in the same manner as a normal power MOSFET or a bipolar transistor.
本発明は、導電変調型ＭＯＳＦＥＴがラッチアップする
時の電流値を、チャネル領域が飽和する時の電流値より
大きく設計すれば、原理的に寄生サイリスタのラッチア
ップを防止することができる、という発想に基づく。こ
のような発想に基づいた設計パラメータを見出だし、実
験的にこれらの設計パラメータの関係式を求めた。即ち
本発明によれば、導電変調型ＭＯＳＦＥＴＴの有効素子
領域内での単位面積（１ｄ）当りの全チャネル幅をＷ、
同単位面積内で直下に第２導電型高抵抗層を有する部分
のゲート電極面積をＳＧ、同単位面積内のベース拡散層
の全外周長をＴ、チャネル長をり、ゲート絶縁膜の厚み
をｄとしたとき、（Ｗ・ＳＧ）／（Ｔ−２・ｄ）＜１．
１ｘ１０８を満たすように各パラメータが設定される。The present invention is based on the idea that latch-up of parasitic thyristors can be prevented in principle by designing the current value when the conductivity modulated MOSFET latches up to be larger than the current value when the channel region is saturated. based on. We found design parameters based on this idea and experimentally determined the relational expressions between these design parameters. That is, according to the present invention, the total channel width per unit area (1d) within the effective element area of the conduction modulation type MOSFET is W,
Within the same unit area, the gate electrode area of the part with the second conductivity type high resistance layer directly below is SG, the total outer circumference length of the base diffusion layer within the same unit area is T, the channel length is calculated, and the thickness of the gate insulating film is When d, (W・SG)/(T-2・d)<1.
Each parameter is set to satisfy 1x108.
本発明によれば、順方向ゲート電圧を印加してドレイン
電流を流せるだけ流しても寄生サイリスタがラッチアッ
プすることがない導電変調型ＭＯＳＦＥＴＴが得られる
。また、本発明によれば、例えば６００Ｖの静耐圧をも
つＭＯＳＦＥＴの場合に、ゲート電圧が１５Ｖ印加され
てＭＯＳＦＥＴがオンできる状態で、外部負荷が短絡し
て３００Ｖの電源電圧が直接ドレイン・ソース間に加わ
り大電流が流れたとしても、１０μｓの間は破壊に至ら
ない素子が得られる。′
〔発明の実施例〕
以下本発明の詳細な説明する。According to the present invention, it is possible to obtain a conduction modulation type MOSFET in which the parasitic thyristor does not latch up even when a forward gate voltage is applied to allow the drain current to flow as much as possible. Further, according to the present invention, for example, in the case of a MOSFET with a static withstand voltage of 600V, when a gate voltage of 15V is applied and the MOSFET can be turned on, an external load is short-circuited and a power supply voltage of 300V is directly applied between the drain and source. Even if a large current flows in addition to the above, an element that does not break down for 10 μs can be obtained. [Embodiments of the Invention] The present invention will be described in detail below.
・具体的な素子構造を説明する前に、本発明における設
計パラメータの関係式導出の過程を説明する。まず、導
電変調型ＭＯＳＦＥＴＴがラッチアップするときの電流
値を求める。ソース領域の幅Ｌｓやゲート電極の幅Ｌａ
（第１図参照）が十分小さければ、素子内にはほぼ一
様な電流が流れる。- Before explaining the specific element structure, the process of deriving the relational expression of design parameters in the present invention will be explained. First, the current value when the conductivity modulation type MOSFET T latches up is determined. The width Ls of the source region and the width La of the gate electrode
(See FIG. 1) is sufficiently small, a substantially uniform current flows within the device.
この電流密度をＪとし、奇生サイリスタがラッチアップ
するときの電流密度をＪＬとする。有効素子領域の単位
面積（１ｃｒｔｒ ）内のゲート電極面積（直下に高抵
抗層がある部分の面積）をＳａとすると、素子の単位面
積内にあるゲートの部分に流れ込む電流値Ｉは、
［＝Ｓａ ＝ＪＬ・・・（１）
である。ｎ−型高抵抗層に接するｐ型ベース拡散層の総
置辺長を単位面積当りＴとすると、（１）式の電流の内
圧孔電流は第４図に矢印で示すように結局ベース拡散層
に入り込むので、単位の周辺長当りに流れ込む（１）の
電流１ｂは次式となる。Let this current density be J, and let JL be the current density when the strange thyristor latches up. If the area of the gate electrode (the area of the part with the high resistance layer directly below) within the unit area of the effective device area (1crtr) is Sa, then the current value I flowing into the gate part within the unit area of the device is [= Sa=JL...(1). If the total side length of the p-type base diffusion layer in contact with the n-type high-resistance layer is T per unit area, the internal pressure hole current of the current in equation (1) will eventually reach the base diffusion layer as shown by the arrow in Figure 4. Therefore, the current 1b in (1) flowing per unit peripheral length is given by the following equation.
Ｉｂ ＝Ｓａ−ＪＬ・αｐ／Ｔ・・・（２）ここでαＰ
は正孔電流の割合いを示す。単位の周辺長当りのベース
拡散層の周辺からソース電極までの平均の抵抗をＲｂと
すると、ベース拡散層内での（２）の電流による電圧降
下は、
Ｖ”Ｒｔ） ＝Ｓａ−ＪＬ・αｐ／Ｔ・・・（３）とな
る。この電圧がソース・ベース接合のビルトイン電圧Ｖ
ｂｉ以上となる時、寄生サイリスタがラッチするので、
（３）式の右辺をＶｂｉとおきＪＬについて解くと、
ＪＬ ＝Ｖｂｉ−Ｔ／ （Ｒ１］ −８ａ ）・・・（
４）となる。（４）式で、スイッチング時の過渡時では
チャネルは消失し、全て正孔電流と見なすべきであるか
ら、αｐ＝１と置換えである。Ib = Sa-JL・αp/T...(2) Here αP
indicates the hole current ratio. If the average resistance from the periphery of the base diffusion layer to the source electrode per unit peripheral length is Rb, the voltage drop due to the current in (2) in the base diffusion layer is: V''Rt) = Sa-JL・αp /T...(3) This voltage is the built-in voltage V of the source-base junction.
When it becomes more than bi, the parasitic thyristor latches, so
Letting the right side of equation (3) be Vbi and solving for JL, JL = Vbi-T/ (R1] -8a)...(
4). In Equation (4), the channel disappears during the transition during switching, and the entire current should be considered as a hole current, so it is replaced with αp=1.
一方、ＭＯＳＦＥＴの理論から飽和領域の単位面積当り
に流れる電流をＪｓとするヒ
Ｊ ｓ ＝ （Ｗ／２４２ ）μＣｉ （Ｖａ−ＶＴ
）２／（１−αＰ） ・・・（５）と
表わされる。ここに、Ｗは単位面積当りのチャネル幅、
２はチャネル長、μは電子移動度、Ｃ１は単位面積当り
のゲート容量、７丁はしきい導電゛ 圧である。On the other hand, from the MOSFET theory, Js = (W/242) μCi (Va-VT
)2/(1-αP) (5). Here, W is the channel width per unit area,
2 is the channel length, μ is the electron mobility, C1 is the gate capacitance per unit area, and 7 is the threshold conduction pressure.
ＪＬの値をＪｓより大きくしておけば、基本的に奇生サ
イリスタはラッチすることがない。従って
Ｖｂｉ＝Ｔ／ （Ｒｂ −Ｓａ ）＞（Ｗ７２１μ
Ｃｉ （Ｖａ−Ｖｒ ） ／′（１−αＰ ）
・・・ （６）
となる。ゲート絶縁膜の誘電率をε、厚みをｄとすると
、Ｃｉ−ε／ｄであるから、これを用いて（６）式を整
理すると、
Ｗ−８Ｇ／ （Ｔ −２・ ｄ）＜
２Ｖｂｉ（１−αＰ）／
Ｒｈ ・μ・ ε （Ｖａ −ＶＴ ） ”・
・・ （７）
となる。If the value of JL is set larger than Js, the abnormal thyristor will basically not latch. Therefore, Vbi=T/(Rb-Sa)>(W721μ
Ci (Va-Vr)/'(1-αP) (6). If the dielectric constant of the gate insulating film is ε and the thickness is d, then Ci-ε/d, and using this to rearrange equation (6), W-8G/(T-2・d)<2Vbi( 1-αP)/Rh・μ・ε(Va-VT)”・
... (7) becomes.
（７）式の右辺の値は、αＰが１より十分小さいから、
Ｖａ、Ｒｂを除いて一定値である。一方、Ｖａは通常Ｉ
Ｃで駆動することができる値Ｔ５Ｖ程度であり、Ｒｂは
現実に実現することができる最小鴫は限られているので
、右辺は定数とみてよい。この定数をＡＭとすると、
Ｗ−８Ｇ／（Ｔ−２・ｄ ）＜ＡＭ・・・（８）となる
。Since αP is sufficiently smaller than 1, the value on the right side of equation (7) is,
All values are constant except for Va and Rb. On the other hand, Va is usually I
Since the value T5V that can be driven by C is about T5V, and the minimum value of Rb that can actually be realized is limited, the right-hand side can be regarded as a constant. If this constant is AM, then W-8G/(T-2·d)<AM (8).
（８）式を満足すれば、ゲート電圧を１５Ｖまで上げて
電流を流せるだけ流しても、奇生サイリスタのラッチす
る電流に達しないので、この導電変調型ＭＯＳＦＥＴＴ
がラッチアップしてゲートでオフできなくなることは理
論上ないことになる。If formula (8) is satisfied, even if the gate voltage is increased to 15V and the current is allowed to flow, it will not reach the current latched by the strange thyristor, so this conduction modulation type MOSFET
Theoretically, it is impossible for the gate to latch up and become unable to turn off at the gate.
しかし実際の場合には、素子の電圧降下が１゜０７以上
にもなる場合や大電流が流れると素子温度が上昇して素
子の破壊が起こってくる。この場合でも（８）式の左辺
を十分小さくした素子は破壊に強い。このことを第３図
のデータを用いて次に説明する。第３図において縦軸の
Ｖｓｃ＝３００Ｖの点は、’ｊ ）Ｉ圧Ｖａ＝１５Ｖ
として３００Ｖの定電圧電源に素子を直結して１０μｓ
の間素子に流れるだけ電流を流しても素子が破壊しない
ことを示す。当然のことながらこの時の素子の電圧降下
は電源電圧３００Ｖと同じである。６００■素子の場合
３００Ｖの電源まで使われるので、Ｖｓｃが３００Ｖ以
上あれば、この素子を用いてシステムを作った場合、た
とえ外部負荷が短絡する事故が起こってＮ課電圧が直接
素子に加わり多量の電流が流れても、少なくとも１０μ
Ｓの間は素子は破壊しないことになる。この間に素子を
オフにすれば素子破壊を防止することができる。第３図
より、ゲート電圧Ｖａを１５Ｖかけたままで３００の電
圧をかけて１０μｓの開電流を流しても素子が破壊しな
いためには、
Ｗ−８Ｇ／（Ｔ−λ・ｄ）＜１．ｌＸ１０”であること
が必要である。この値は無次元量である。However, in actual cases, when the voltage drop across the element exceeds 1°07 or when a large current flows, the element temperature rises and the element is destroyed. Even in this case, an element in which the left side of equation (8) is sufficiently small is resistant to destruction. This will be explained next using the data shown in FIG. In Fig. 3, the point of Vsc = 300V on the vertical axis is 'j) I pressure Va = 15V
10μs by directly connecting the element to a 300V constant voltage power supply.
This shows that the device will not be destroyed even if a current is passed through the device for a period of time. Naturally, the voltage drop of the element at this time is the same as the power supply voltage of 300V. In the case of a 600■ element, a power supply of up to 300V is used, so if Vsc is 300V or more, if a system is created using this element, even if an accident such as an external load short-circuit occurs, a large amount of N applied voltage will be applied directly to the element. Even if a current of at least 10 μ
During S, the element will not be destroyed. If the device is turned off during this time, destruction of the device can be prevented. From FIG. 3, in order for the device not to be destroyed even if a voltage of 300V is applied and an open current of 10μs is passed while the gate voltage Va is kept at 15V, W-8G/(T-λ・d)<1. l×10”. This value is a dimensionless quantity.
以下に具体的な実施例を説明する。第１図は一実施例の
素子構造を示す。第１図（ａ）は断面図であり、同図（
ｂ）は拡散層パターンである。これを製造工程に従って
説明すれば、ρ“型Ｓ１基板１１に５Ｘ１０１８／１３
以上の濃度のｎ＋型層１２をエピタキシャル成長させ、
この上に２×１０１’／α３の高抵抗ｎ−型層１３をエ
ピタキシャル成長させる。次に有効素子領域の外側に高
耐圧化のために数本のｐ＋型ガードリングＨ２２を形成
し、これと同時にベース拡散層の一部となる深い（１０
ｕＴｒＬ程度）のｐ＋型Ｈ１６を形成する。この後１０
００人のゲート酸化膜１８を介して５０００人の多結晶
シリコン膜によるゲート電極１９を形成し、ゲート電極
１９をマスクとしてｐ型ベース拡散層１４を形成する。Specific examples will be described below. FIG. 1 shows the device structure of one embodiment. FIG. 1(a) is a cross-sectional view, and the same figure (
b) is a diffusion layer pattern. To explain this according to the manufacturing process, 5X1018/13
Epitaxially growing the n+ type layer 12 with the above concentration,
A high resistance n-type layer 13 of 2×10 1 '/α 3 is epitaxially grown on this. Next, several p+ type guard rings H22 are formed outside the effective element area to increase the withstand voltage, and at the same time, a deep (10
A p+ type H16 (on the order of uTrL) is formed. After this 10
A gate electrode 19 made of a polycrystalline silicon film of 5,000 oxides is formed through the gate oxide film 18 of 5,000 oxides, and a p-type base diffusion layer 14 is formed using the gate electrode 19 as a mask.
次にｐ型ベース拡散層１４内に浅いｐ＋型層１５を形成
する。Next, a shallow p+ type layer 15 is formed within the p type base diffusion layer 14.
ｎ＋型ソース拡散層１７は、ゲート電極１９をマスクと
してＡＳを高濃度に浅くイオン注入して形成する。これ
によりゲート電極１９の下にチャネル領１４２１が形成
される。その後全面をＣＶＤ１ｌ化膜て覆い、これにコ
ンタクト孔を開けてソース電極２０を形成する。基板１
１の裏面にはドレイン電極２３を形成する。ρ型ベース
拡散層１４の深さは７μｍ、ソース拡散層１７の深さは
Ｏ１２μｍとする。ゲート電［！１つの直下のｎ−高抵
抗層１３がある部分の幅Ｌａは３０μｍ、ソース領域の
幅Ｌｓは４５μｍとし、ソースの形状は第１図（ｂ）に
示すようにストライブ状としている。The n+ type source diffusion layer 17 is formed by shallowly implanting AS at a high concentration using the gate electrode 19 as a mask. As a result, a channel region 1421 is formed under the gate electrode 19. Thereafter, the entire surface is covered with a CVD 11 film, and a contact hole is formed in this to form a source electrode 20. Board 1
A drain electrode 23 is formed on the back surface of 1. The depth of the ρ type base diffusion layer 14 is 7 μm, and the depth of the source diffusion layer 17 is 012 μm. Gate electric [! The width La of the portion where the n-high resistance layer 13 immediately below is 30 μm, the width Ls of the source region is 45 μm, and the shape of the source is striped as shown in FIG. 1(b).
この導電変調型ＭＯＳＦＥＴでは、５ａ＝３０／ （３
０＋４５）−０，４であり、ｐ型ベース拡散層の外周下
はチャネル幅Ｗと等しい。またチャネル長αは約５．５
μｍであり、従って、Ｗ−８ａ／（Ｔ−Ｍ・ｄ）＝ＳＧ
、、／（Ｑ、・ｄ）＝７．７ｘ１０’
となる。In this conductivity modulation type MOSFET, 5a=30/(3
0+45)-0,4, and the area below the outer periphery of the p-type base diffusion layer is equal to the channel width W. Also, the channel length α is approximately 5.5
μm, therefore, W-8a/(T-M・d)=SG
,,/(Q,·d)=7.7x10'.
実験結果から、この実施例の場合、ゲートに１５Ｖをか
けておいてドレイン・ソース間に５００■の電圧をかけ
ると、素子には３００ Ａ ／ ｃｔＡの電流が流れる
が、１０μｓの間は素子は破壊しない。From the experimental results, in the case of this example, if 15V is applied to the gate and a voltage of 500μ is applied between the drain and source, a current of 300A/ctA flows through the device, but the device does not operate for 10μs. Do not destroy.
この素子の静耐圧は６００Ｖであり、通常電源電圧が３
００Ｖ以下に用途に使われるので、５００Ｖの電圧で破
壊しないこの実施例は十分な特性であるといえる。The static withstand voltage of this element is 600V, and the normal power supply voltage is 3
Since the device is used for applications where voltages are below 00V, this example can be said to have sufficient characteristics in that it does not break down at a voltage of 500V.
第２図は別の実施例の拡散層パターンを示す。FIG. 2 shows a diffusion layer pattern of another embodiment.
先の実施例と異なる点は、ｐ型ベース拡散層１４が複数
の島状をなして配列されていることであり、製造工程は
同じである。従って先の実施例と対応する部分には先の
実施例と同じ符号を付している。The difference from the previous embodiment is that the p-type base diffusion layer 14 is arranged in a plurality of islands, but the manufacturing process is the same. Therefore, parts corresponding to those in the previous embodiment are given the same reference numerals as in the previous embodiment.
この実施例では、ｐ型ベース拡散層１４の外周全てにソ
ース領域を設けず４隅で省略している。従って、ｐ型ベ
ース拡散層１４の外周Ｔとチャネル幅Ｗは異なり、Ｗ／
Ｔ＝０．８となっている。またＬａ＝２０μｍ、Ｌｓ＝
４５μ乳としている。In this embodiment, source regions are not provided on the entire outer periphery of the p-type base diffusion layer 14, but are omitted at the four corners. Therefore, the outer circumference T and channel width W of the p-type base diffusion layer 14 are different, and W/
T=0.8. Also, La=20μm, Ls=
The milk is 45μ.
この時、
Ｗ−８ａ／ （Ｔ−ｆｆｉ・ｄ）＝７．５Ｘ１０’であ
り、先の実施例とほぼ同じ特性を示す。At this time, W-8a/(T-ffi·d)=7.5×10', showing almost the same characteristics as the previous example.
その池水発明はその趣旨を逸脱しない範囲で種々変形実
施することができる。例えば第１図のｎ＋型層１２がな
い構造に本発明を適用しても有効である。The pond water invention can be modified in various ways without departing from its spirit. For example, it is also effective to apply the present invention to a structure without the n+ type layer 12 shown in FIG.
また、１２００Ｖの静耐圧の素子の場合には、 。In addition, in the case of an element with a static withstand voltage of 1200V.
同様にしてＶｓｃは６００Ｖまで破壊しないものが得ら
れる。Similarly, a Vsc that does not break down to 600V can be obtained.
第１図（ａ）（ｂ）は本発明の一実施例の導電変調型Ｍ
ＯＳＦＥＴＴの構成を示す図、第２図は他の実施例の導
電変調型ＭＯＳＦＥＴＴの拡散層パターンを示す図、第
３図は本発明の数値限定の眼拠を説明するためのデータ
を示す図、第４図は従来の一般的な導電変調型ＭＯＳＦ
ＥＴＴを示す図である。
１１・・・ｐ＋型ドレイン層、１２・・・ｎゝ型層、１
３・・・ｎ−型高抵抗層、１４・・・ｐ型ベース拡散層
、１５・・・ｐ１型層、１６・・・ρ１型層、１７・・
・ｎ“型ソース拡散層、１８・・・ゲート絶縁膜、１９
・・・ゲート電極、２０・・・ソース電極、２１・・・
チャネル領域、２２・・・ｐ＋型ガードリング層、２３
・・・ドレイン電憔。FIGS. 1(a) and 1(b) show a conductive modulation type M according to an embodiment of the present invention.
A diagram showing the configuration of an OSFETT, FIG. 2 a diagram showing a diffusion layer pattern of a conductivity modulation type MOSFETT of another embodiment, and FIG. 3 a diagram showing data for explaining the purpose of numerical limitation of the present invention. Figure 4 shows a conventional general conductivity modulation type MOSF
It is a figure showing ETT. 11...p+ type drain layer, 12...n type layer, 1
3...n-type high resistance layer, 14...p-type base diffusion layer, 15...p1 type layer, 16...ρ1 type layer, 17...
・n" type source diffusion layer, 18... gate insulating film, 19
...gate electrode, 20...source electrode, 21...
Channel region, 22...p+ type guard ring layer, 23
...Drain electric shock.
Claims (3)
高抵抗層を有する半導体基板ウェーハの前記高抵抗層部
分に第１導電型のベース拡散層が形成され、このベース
拡散層内に高濃度、第２導電型のソース拡散層が形成さ
れ、このソース拡散層と前記高抵抗層に挟まれたチャネ
ル領域となるベース拡散層上にゲート絶縁膜を介してゲ
ート電極が形成され、前記ソース拡散層とベース拡散層
の双方にコンタクトするソース電極が形成された導電変
調型ＭＯＳＦＥＴにおいて、有効素子領域内での単位面
積（１ｃｍ＾２）当りの全チャネル幅をＷ、同単位面積
内で第２導電型高抵抗層が直下にある部分のゲート電極
面積をＳ＿Ｇ、同単位面積内のベース拡散層の全外周長
をＴ、チャネル長をｌ、ゲート絶縁膜の厚みをｄとした
とき、 （Ｗ・Ｓ＿Ｇ）／（Ｔ・２・ｄ）＜１．１×１０＾８を
満たすことを特徴とする導電変調型ＭＯＳＦＥＴ。(1) A base diffusion layer of a first conductivity type is formed in the high resistance layer portion of a semiconductor substrate wafer having a highly concentrated drain layer of a first conductivity type and a high resistance layer of a second conductivity type; A high concentration, second conductivity type source diffusion layer is formed within the base diffusion layer, and a gate electrode is formed via a gate insulating film on a base diffusion layer which becomes a channel region sandwiched between the source diffusion layer and the high resistance layer. In the conductivity modulation type MOSFET in which a source electrode is formed in contact with both the source diffusion layer and the base diffusion layer, the total channel width per unit area (1 cm^2) in the effective device area is W, and the same unit area is W. The gate electrode area of the part directly under the second conductivity type high resistance layer is S_G, the total outer circumference length of the base diffusion layer within the same unit area is T, the channel length is l, and the thickness of the gate insulating film is d. A conductive modulation type MOSFET characterized by satisfying (W・S_G)/(T・2・d)<1.1×10^8.
成されている特許請求の範囲第１項記載の導電変調型Ｍ
ＯＳＦＥＴ。(2) The conductivity modulation type M according to claim 1, wherein the first conductivity type base diffusion layer is formed by multiple diffusions.
OSFET.
に第２導電型の低抵抗層を有する特許請求の範囲第１項
記載の導電変調型ＭＯＳＦＥＴ。(3) The conductivity modulation type MOSFET according to claim 1, further comprising a second conductivity type low resistance layer between the first conductivity type drain layer and the second conductivity type high resistance layer.
Priority Applications (13)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24481184A JPS61123184A (en) | 1984-11-20 | 1984-11-20 | Conduction modulation type mosfet |
| US06/738,188 US4672407A (en) | 1984-05-30 | 1985-05-28 | Conductivity modulated MOSFET |
| DE3546745A DE3546745C2 (en) | 1984-05-30 | 1985-05-30 | Variable conductivity power MOSFET |
| GB08513599A GB2161649B (en) | 1984-05-30 | 1985-05-30 | Conductivity modulated mosfet |
| DE19853519389 DE3519389A1 (en) | 1984-05-30 | 1985-05-30 | VARIABLE CONDUCTIVITY MOSFET |
| US07/019,337 US4782372A (en) | 1984-05-30 | 1987-02-26 | Lateral conductivity modulated MOSFET |
| US07/116,357 US4881120A (en) | 1984-05-30 | 1987-11-04 | Conductive modulated MOSFET |
| US07/146,405 US5093701A (en) | 1984-05-30 | 1988-01-21 | Conductivity modulated mosfet |
| US07/205,365 US4928155A (en) | 1984-05-30 | 1988-06-10 | Lateral conductivity modulated MOSFET |
| US07/712,997 US5086323A (en) | 1984-05-30 | 1991-06-10 | Conductivity modulated mosfet |
| US07/799,311 US5286984A (en) | 1984-05-30 | 1991-11-27 | Conductivity modulated MOSFET |
| US08/261,254 US5780887A (en) | 1984-05-30 | 1994-06-14 | Conductivity modulated MOSFET |
| US09/104,326 US6025622A (en) | 1984-05-30 | 1998-06-25 | Conductivity modulated MOSFET |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24481184A JPS61123184A (en) | 1984-11-20 | 1984-11-20 | Conduction modulation type mosfet |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61123184A true JPS61123184A (en) | 1986-06-11 |
| JPH0467790B2 JPH0467790B2 (en) | 1992-10-29 |
Family
ID=17124297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24481184A Granted JPS61123184A (en) | 1984-05-30 | 1984-11-20 | Conduction modulation type mosfet |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61123184A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63209172A (en) * | 1987-02-26 | 1988-08-30 | Toshiba Corp | Insulated-gate self-turn-off thyristor |
| JPS63260176A (en) * | 1987-04-17 | 1988-10-27 | Sanyo Electric Co Ltd | Manufacture of semiconductor device |
| US4980743A (en) * | 1987-02-26 | 1990-12-25 | Kabushiki Kaisha Toshiba | Conductivity-modulation metal oxide semiconductor field effect transistor |
| US5105243A (en) * | 1987-02-26 | 1992-04-14 | Kabushiki Kaisha Toshiba | Conductivity-modulation metal oxide field effect transistor with single gate structure |
| US5212396A (en) * | 1983-11-30 | 1993-05-18 | Kabushiki Kaisha Toshiba | Conductivity modulated field effect transistor with optimized anode emitter and anode base impurity concentrations |
| US5237186A (en) * | 1987-02-26 | 1993-08-17 | Kabushiki Kaisha Toshiba | Conductivity-modulation metal oxide field effect transistor with single gate structure |
-
1984
- 1984-11-20 JP JP24481184A patent/JPS61123184A/en active Granted
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5212396A (en) * | 1983-11-30 | 1993-05-18 | Kabushiki Kaisha Toshiba | Conductivity modulated field effect transistor with optimized anode emitter and anode base impurity concentrations |
| JPS63209172A (en) * | 1987-02-26 | 1988-08-30 | Toshiba Corp | Insulated-gate self-turn-off thyristor |
| US4980743A (en) * | 1987-02-26 | 1990-12-25 | Kabushiki Kaisha Toshiba | Conductivity-modulation metal oxide semiconductor field effect transistor |
| US5105243A (en) * | 1987-02-26 | 1992-04-14 | Kabushiki Kaisha Toshiba | Conductivity-modulation metal oxide field effect transistor with single gate structure |
| US5237186A (en) * | 1987-02-26 | 1993-08-17 | Kabushiki Kaisha Toshiba | Conductivity-modulation metal oxide field effect transistor with single gate structure |
| JPS63260176A (en) * | 1987-04-17 | 1988-10-27 | Sanyo Electric Co Ltd | Manufacture of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0467790B2 (en) | 1992-10-29 |
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