JPS6112031A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6112031A JPS6112031A JP13117584A JP13117584A JPS6112031A JP S6112031 A JPS6112031 A JP S6112031A JP 13117584 A JP13117584 A JP 13117584A JP 13117584 A JP13117584 A JP 13117584A JP S6112031 A JPS6112031 A JP S6112031A
- Authority
- JP
- Japan
- Prior art keywords
- doped polysilicon
- semiconductor substrate
- substrate
- film
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 30
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 63
- 229920005591 polysilicon Polymers 0.000 claims abstract description 63
- 239000000758 substrate Substances 0.000 claims abstract description 46
- 239000012535 impurity Substances 0.000 claims abstract description 27
- 238000000034 method Methods 0.000 claims abstract description 24
- 238000005530 etching Methods 0.000 claims abstract description 15
- 239000010409 thin film Substances 0.000 claims abstract description 14
- 238000010438 heat treatment Methods 0.000 claims abstract description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 239000010408 film Substances 0.000 abstract description 29
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 3
- 238000001020 plasma etching Methods 0.000 abstract description 3
- 238000009792 diffusion process Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000005461 lubrication Methods 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
- H01L21/2251—Diffusion into or out of group IV semiconductors
- H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
- H01L21/2257—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer being silicon or silicide or SIPOS, e.g. polysilicon, porous silicon
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、集積回路等の半導体装置の製造方法に関する
ものである。
ものである。
し従来技術〕
一般に集積回路の高集積化、高速化および低消費電力化
のために祉素子間分離部分の平坦化が重要でるる。
のために祉素子間分離部分の平坦化が重要でるる。
従来この種の平坦化は、累子間分離領域に溝上形成し、
そこに絶縁物を埋め込むことによって行なわれているが
、幅の狭い微細な溝上完全に埋めるためには十分に厚い
膜上形成しなければならず、また余分な膜を除去するた
めに大量の異方性エツチングを行なう必要がめることか
ら、工程に長時間を有するとともに制御性にも問題がめ
った。また、配線下のフィールド領域の平坦化も別工程
で行なっていたため、工程が複雑とな９、かつホトリン
グラフィによるアライメントめ制御性の限界も良好な平
坦化の妨げとなっており、これらがＬＳＩ の集積度お
よび歩留Ｖを低下させる要因となっていた。
そこに絶縁物を埋め込むことによって行なわれているが
、幅の狭い微細な溝上完全に埋めるためには十分に厚い
膜上形成しなければならず、また余分な膜を除去するた
めに大量の異方性エツチングを行なう必要がめることか
ら、工程に長時間を有するとともに制御性にも問題がめ
った。また、配線下のフィールド領域の平坦化も別工程
で行なっていたため、工程が複雑とな９、かつホトリン
グラフィによるアライメントめ制御性の限界も良好な平
坦化の妨げとなっており、これらがＬＳＩ の集積度お
よび歩留Ｖを低下させる要因となっていた。
本発明はこのような事情に鑑みてなされたもので、その
目的は、種々のバタン幅を有する基板段差の平坦化など
が非常に簡略なプロセスで行なえる半導体装置の製造方
法を提供することにろる。
目的は、種々のバタン幅を有する基板段差の平坦化など
が非常に簡略なプロセスで行なえる半導体装置の製造方
法を提供することにろる。
このようか目的を達成するために、本発明は、半導体基
板上に高濃度の不純物を含む不純物源薄［／＜タンを形
成した上にノンドープポリシリコン層を形成し、下地バ
タンの不純物をポリシリコン層に選択的に熱拡散させた
後、不純物ドープポリシリコンとノンドープポリシリコ
ンとのエツチング特性の違いを利用して、前者のみ選択
的にエツチング除去よるものでめる。
板上に高濃度の不純物を含む不純物源薄［／＜タンを形
成した上にノンドープポリシリコン層を形成し、下地バ
タンの不純物をポリシリコン層に選択的に熱拡散させた
後、不純物ドープポリシリコンとノンドープポリシリコ
ンとのエツチング特性の違いを利用して、前者のみ選択
的にエツチング除去よるものでめる。
ここで、予め段差を有する半導体基板を用い、上段部の
みに不純物源薄膜を形成し、かつノンドープポリシリコ
ン層を基板段差に相当する厚みに形成すれば、容易に平
坦化した構造が得られる。
みに不純物源薄膜を形成し、かつノンドープポリシリコ
ン層を基板段差に相当する厚みに形成すれば、容易に平
坦化した構造が得られる。
表お、ここでノンドープポリシリコン層とは、不純物源
薄膜が高濃度に含む不純を、全く含まないか、るるいは
上記不純物源薄膜に比較して低濃度にしか含まないポリ
シリコン層丘・意味する。
薄膜が高濃度に含む不純を、全く含まないか、るるいは
上記不純物源薄膜に比較して低濃度にしか含まないポリ
シリコン層丘・意味する。
また、不純物源薄膜は、ポリシリコン金はじめ、アモル
ファスるるいは単結晶状の半導体または絶縁物等、不純
物の拡散源となるものでめれば特に制約はない。これに
対し、熱拡散によりこの不純物源薄膜のバタンを転写す
る烏ヲポリシリコンとしたのは、後述するようにポリシ
リコンの場合、ブレーンが下地基板表面での法線に沿っ
て成長し、かつ不純物が当該ブレーンに沿って拡散する
ことから、不純物薄膜のバタン全忠実に転写できるため
である。以下、実施例を用いて本発明の詳細な説明する
。
ファスるるいは単結晶状の半導体または絶縁物等、不純
物の拡散源となるものでめれば特に制約はない。これに
対し、熱拡散によりこの不純物源薄膜のバタンを転写す
る烏ヲポリシリコンとしたのは、後述するようにポリシ
リコンの場合、ブレーンが下地基板表面での法線に沿っ
て成長し、かつ不純物が当該ブレーンに沿って拡散する
ことから、不純物薄膜のバタン全忠実に転写できるため
である。以下、実施例を用いて本発明の詳細な説明する
。
本発明によれば、段差を有する基板の平坦化プロセスが
簡略に行なえることは上述した通シでめるが、本発明の
プロセス鉱、もちろん平坦な基板上に選択的にポリシリ
コン層全形成する場合にも適用できる。はじめにこの例
について第１図゛を用いて説明する。
簡略に行なえることは上述した通シでめるが、本発明の
プロセス鉱、もちろん平坦な基板上に選択的にポリシリ
コン層全形成する場合にも適用できる。はじめにこの例
について第１図゛を用いて説明する。
半導体基板１１の上にｘｏｏｏＸの厚みのＡｓ ドープ
ポリシリコン膜１２を形成し、その上にホトレジストバ
タン１ｓｔ形成する（第１図（ａ））。
ポリシリコン膜１２を形成し、その上にホトレジストバ
タン１ｓｔ形成する（第１図（ａ））。
次に、このホトレジストバタン１３ｆ：マスクとしてＡ
８ ドープポリシリコン膜１２をエツチングし、所定の
形状を有するＡ８ドープポリシリコンパタン１２ａ と
する（第１図６））。
８ ドープポリシリコン膜１２をエツチングし、所定の
形状を有するＡ８ドープポリシリコンパタン１２ａ と
する（第１図６））。
このＡｓドープポリシリコンパタン１２ａｉ形成した半
導体基板１１の上に、ノンドープポリシリコン膜１４を
、例えばＳ ｉ Ｈ４ガスを用いた減圧ＣＶＤ法により
１μｍの厚みに形成する（第１図（Ｃ））。
導体基板１１の上に、ノンドープポリシリコン膜１４を
、例えばＳ ｉ Ｈ４ガスを用いた減圧ＣＶＤ法により
１μｍの厚みに形成する（第１図（Ｃ））。
この半導体基板１１を例えば窒素雰囲気中で処理温度９
００℃で１０秒間の熱処理を行なう。この時のノンドー
プポリシリコン［１４中のＡｓの拡散鑞、当該ポリシリ
コンｊｉｌＪ中のブレーンに沿つて進行するため、横方
向の拡散は抑制され、Ａｓ鉱基板１１の表面での法線方
向にきわめて速く拡散し、下地バタン１２ａに対してき
わめて忠実なＡｓ ドープポリシリコン膜１５が形成さ
れる（第１図（ｄ）〕。
００℃で１０秒間の熱処理を行なう。この時のノンドー
プポリシリコン［１４中のＡｓの拡散鑞、当該ポリシリ
コンｊｉｌＪ中のブレーンに沿つて進行するため、横方
向の拡散は抑制され、Ａｓ鉱基板１１の表面での法線方
向にきわめて速く拡散し、下地バタン１２ａに対してき
わめて忠実なＡｓ ドープポリシリコン膜１５が形成さ
れる（第１図（ｄ）〕。
次に、Ａ８ドープポリシリコンのエツチングレートがノ
ンドープポリシリコンのそれよりもきわめて大きい選択
性の高いエツチング法、例えばエツチング温度２５０℃
におけるｃｔｌ プラズマエツチング法によりＡｓ
ドープポリシリコン膜１５を選択的に除去する。この結
果、半導体基板１１上のＡ８ドープポリシリコン展１５
部分を除いた領域のみにノンドープポリシリコン膜１４
が厚み方向に対しては垂直形状で形成された構造が得ら
れる（第１図（ｅ））。
ンドープポリシリコンのそれよりもきわめて大きい選択
性の高いエツチング法、例えばエツチング温度２５０℃
におけるｃｔｌ プラズマエツチング法によりＡｓ
ドープポリシリコン膜１５を選択的に除去する。この結
果、半導体基板１１上のＡ８ドープポリシリコン展１５
部分を除いた領域のみにノンドープポリシリコン膜１４
が厚み方向に対しては垂直形状で形成された構造が得ら
れる（第１図（ｅ））。
次に、段差を有する基板を平坦化する例について第２図
を用いて説明する。
を用いて説明する。
段差を有する半導体基板２１の上に上述した実施例と同
様にＡｓ ドープポリシリコン膜ヲ形成し、エツチン
グによシ下段部を除去し上段部のみ残してＡｓドープポ
リシリコンパタン２２ａ とする（第２図（ａ））。
様にＡｓ ドープポリシリコン膜ヲ形成し、エツチン
グによシ下段部を除去し上段部のみ残してＡｓドープポ
リシリコンパタン２２ａ とする（第２図（ａ））。
次に、減圧ＣＶＤ法により基板段差に相当する厚みのノ
ンドープポリシリコン膜２４全形成する（第２図（ｂ）
）。
ンドープポリシリコン膜２４全形成する（第２図（ｂ）
）。
この半導体基板２１を上述した実施例と同様に熱処理す
る。ノンドープポリシリコン膜２４のクレーンは下地基
板の表面での法線に沿って成長しており、Ａｓはそのク
レーンに沿って基板表面方向に拡散し、下地バタン２２
ａに対応して基板２１９上段部表面よｐ上の部分にのみ
Ａｓ ドープポリシリコン膜２５が形成される（第２図
（Ｃ））。
る。ノンドープポリシリコン膜２４のクレーンは下地基
板の表面での法線に沿って成長しており、Ａｓはそのク
レーンに沿って基板表面方向に拡散し、下地バタン２２
ａに対応して基板２１９上段部表面よｐ上の部分にのみ
Ａｓ ドープポリシリコン膜２５が形成される（第２図
（Ｃ））。
次に、Ａ、ドープポリシリコン膜２５のみを上述した実
施例と同様の方法で選択エツチングすれば、平坦な基板
表面を得ることができる（第２図（ｄ））。これを、例
えばｎ＋埋め込み層、ｎ形エピタキシャル）＠を含むｐ
−半導体基板に適用すればバイポーラＬＳＩの平坦な素
子量分Ｎ＃構造を得ることができる。その他、０ＭＯ８
、ｎＭＯ８等の素子間分離にも適用でき、種々のパター
ン幅（溝幅）を有する基板段差を、ポリシリコンのエツ
チング特性を利用することにょクセルファライン的に容
易に平坦化することができる。
施例と同様の方法で選択エツチングすれば、平坦な基板
表面を得ることができる（第２図（ｄ））。これを、例
えばｎ＋埋め込み層、ｎ形エピタキシャル）＠を含むｐ
−半導体基板に適用すればバイポーラＬＳＩの平坦な素
子量分Ｎ＃構造を得ることができる。その他、０ＭＯ８
、ｎＭＯ８等の素子間分離にも適用でき、種々のパター
ン幅（溝幅）を有する基板段差を、ポリシリコンのエツ
チング特性を利用することにょクセルファライン的に容
易に平坦化することができる。
さらに、段差を有する基板を用い、その上下段部に相互
に分離されたポリシリコン膜を形成する例を、第３図を
用いて説明する。
に分離されたポリシリコン膜を形成する例を、第３図を
用いて説明する。
段差を有する半導体基板３１に上述した実施例と同様に
Ａｓ ドープポリシリコン膜３２′？！：形成する（
第３図（ａ））。
Ａｓ ドープポリシリコン膜３２′？！：形成する（
第３図（ａ））。
次にこの人８ ドープポリシリコン［３２に異方性ドラ
イエツチングを施し、基板３１の上下段の平坦部のみ除
去して段差部側壁にのみＡｓ ドープポリシリコンパ
タン３２ａ を残す（第３図（ｂ））。
イエツチングを施し、基板３１の上下段の平坦部のみ除
去して段差部側壁にのみＡｓ ドープポリシリコンパ
タン３２ａ を残す（第３図（ｂ））。
ここで、異方性ドライエツチング法としては例えば５ｉ
Ｃ１４ガスを用いた垂直加工性にすぐれたりアクティブ
イオンエツチング法が好適である。
Ｃ１４ガスを用いた垂直加工性にすぐれたりアクティブ
イオンエツチング法が好適である。
次いで、上述したと同様にノンドープポリシリコンｒＭ
３４を堆積した後、高温アニールを行なうことにより、
段差部側壁のＡｓ ドーズシリコンバタン３２ａ に接
しているノンドープポリシリコン膜にＡｓ が拡散され
、Ａｓ ドープポリシリコン膜３５が形成される（第３
図（Ｃ））。
３４を堆積した後、高温アニールを行なうことにより、
段差部側壁のＡｓ ドーズシリコンバタン３２ａ に接
しているノンドープポリシリコン膜にＡｓ が拡散され
、Ａｓ ドープポリシリコン膜３５が形成される（第３
図（Ｃ））。
次にＣ４！プラズマエツチングによ５Ａａ ドープポリ
シリコン膜３５を除去することにより、上下段の平坦部
にのみノンドープポリシリコン３４３４が残され、段差
部側壁にはポリシリコン膜がなく半導体基板３１自体が
露出した基板ａ４造が得られる（第３図（ｄ））。
シリコン膜３５を除去することにより、上下段の平坦部
にのみノンドープポリシリコン３４３４が残され、段差
部側壁にはポリシリコン膜がなく半導体基板３１自体が
露出した基板ａ４造が得られる（第３図（ｄ））。
このように基板の段差部以外の創域にポリシリコンＭｒ
セルファライン的に形成することにより、ＣれｋＭＯ８
，６るいはバイポーラデバイス等の製造プロセスに適用
した一合、基板段差の量によってデバイスのパターン幅
ケ正確に制御することができる。例えば第４図はＭＯＳ
＋・ランジスタに適用し一７’Ｃ揚合の断面構造を示
すが、半導体基板４１の上下段の平坦部に形成したポリ
シリコン膜に不純物をドープしてンーメ４２およびドレ
イン４３とし、基板露出部を含む段差部にゲート絶縁膜
４４を介して不純物ドープポリシリコンからなるゲート
電極４５を形成している。なお４６祉半導体基板４１の
上下段平坦部表面に形成された不純物（例えばボロン）
Ｍを示す。
セルファライン的に形成することにより、ＣれｋＭＯ８
，６るいはバイポーラデバイス等の製造プロセスに適用
した一合、基板段差の量によってデバイスのパターン幅
ケ正確に制御することができる。例えば第４図はＭＯＳ
＋・ランジスタに適用し一７’Ｃ揚合の断面構造を示
すが、半導体基板４１の上下段の平坦部に形成したポリ
シリコン膜に不純物をドープしてンーメ４２およびドレ
イン４３とし、基板露出部を含む段差部にゲート絶縁膜
４４を介して不純物ドープポリシリコンからなるゲート
電極４５を形成している。なお４６祉半導体基板４１の
上下段平坦部表面に形成された不純物（例えばボロン）
Ｍを示す。
同図から明ら力為なように、この構造では基板の表面段
差がそのｔｔ−ゲート長りとなるため、ゲート長の制御
が容易となる利点を有する。
差がそのｔｔ−ゲート長りとなるため、ゲート長の制御
が容易となる利点を有する。
以上説明したように、本発明によれば、半導体基板上に
不純物源薄膜パタン全弁して形成したノンドープポリシ
リコン層に、熱拡散により不純物ドープバタンを転写し
、その後エツチング特性の差を利用してこの不純物ドー
プポリシリコンのみ除去してノンドープポリシリコンの
み残すというきわめて簡単なプロセスにより、段差を有
する基板の平坦化をはじめとする種々の基板構造が実現
でき、微ｉ累子間分離構造をはじめ高性能デバイスの製
造プロセスに利用してきわめて有用である。
不純物源薄膜パタン全弁して形成したノンドープポリシ
リコン層に、熱拡散により不純物ドープバタンを転写し
、その後エツチング特性の差を利用してこの不純物ドー
プポリシリコンのみ除去してノンドープポリシリコンの
み残すというきわめて簡単なプロセスにより、段差を有
する基板の平坦化をはじめとする種々の基板構造が実現
でき、微ｉ累子間分離構造をはじめ高性能デバイスの製
造プロセスに利用してきわめて有用である。
第１図線本発明の一実施例を示す工程断面図、第２図お
よび第３図はそれぞれ本発明の他の実施例を示す工程断
面図、第４図は第３図の実施例を利用したＭＯＳ ）ラ
ンジスタを示す断面図でらる。 １１，２１．３１・・・・半導体基板、１２ａ。 ２２ａ、３２ａ ・・争・Ａｓ ドープポリシリコ
ン膜（タン（不純物源薄膜）、１４，２４．３４・・・
・・ノンドープポリシリコンｆｆｌ、１５，２５．３５
・・・・Ａｓ ドープポリシリコン膜。
よび第３図はそれぞれ本発明の他の実施例を示す工程断
面図、第４図は第３図の実施例を利用したＭＯＳ ）ラ
ンジスタを示す断面図でらる。 １１，２１．３１・・・・半導体基板、１２ａ。 ２２ａ、３２ａ ・・争・Ａｓ ドープポリシリコ
ン膜（タン（不純物源薄膜）、１４，２４．３４・・・
・・ノンドープポリシリコンｆｆｌ、１５，２５．３５
・・・・Ａｓ ドープポリシリコン膜。
Claims (3)
- （１）半導体基板上に高濃度の不純物を含む不純物源薄
膜を所定のパタンに形成する工程と、この不純物源薄膜
を形成した半導体基板上にノンドープポリシリコン層を
堆積する工程と、熱処理によつて下地の不純物源薄膜中
の不純物をその上のポリシリコン層中に選択的に拡散さ
せる工程と、拡散部分のポリシリコン層を選択的にエッ
チングすることにより非拡散部分のポリシリコン層のみ
を残す工程とを含むことを特徴とする半導体装置の製造
方法。 - （２）段差を有する半導体基板を用い、その上段部のみ
に不純物源薄膜を形成し、かつノンドープポリシリコン
層を基板段差に相当する厚みに形成することを特徴とす
る特許請求の範囲第１項記載の半導体装置の製造方法。 - （３）段差を有する半導体基板を用い、その段差部側壁
のみに不純物源薄膜を形成し、エッチングにより上下段
部のみに相互に分離したポリシリコン層を残すことを特
徴とする特許請求の範囲第１項記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13117584A JPS6112031A (ja) | 1984-06-27 | 1984-06-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13117584A JPS6112031A (ja) | 1984-06-27 | 1984-06-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6112031A true JPS6112031A (ja) | 1986-01-20 |
Family
ID=15051757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13117584A Pending JPS6112031A (ja) | 1984-06-27 | 1984-06-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6112031A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5310698A (en) * | 1990-12-21 | 1994-05-10 | Siemens Aktiengesellschaft | Process for producing an arsenic-doped smooth polycrystalline silicon layer for very large scale integrated circuits |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5312278A (en) * | 1976-07-20 | 1978-02-03 | Matsushita Electric Ind Co Ltd | Production of mos type semiconductor device |
-
1984
- 1984-06-27 JP JP13117584A patent/JPS6112031A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5312278A (en) * | 1976-07-20 | 1978-02-03 | Matsushita Electric Ind Co Ltd | Production of mos type semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5310698A (en) * | 1990-12-21 | 1994-05-10 | Siemens Aktiengesellschaft | Process for producing an arsenic-doped smooth polycrystalline silicon layer for very large scale integrated circuits |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0036573B1 (en) | Method for making a polysilicon conductor structure | |
| JPS6318673A (ja) | 半導体装置の製法 | |
| US4551906A (en) | Method for making self-aligned lateral bipolar transistors | |
| JPS641941B2 (ja) | ||
| US4596071A (en) | Method of making semiconductor devices having dielectric isolation regions | |
| JPH0523056B2 (ja) | ||
| JPS6112031A (ja) | 半導体装置の製造方法 | |
| JPH0298142A (ja) | 絶縁ゲート型電界効果トランジスタの製造方法 | |
| JPS60164356A (ja) | 半導体装置 | |
| JPH01114042A (ja) | 半導体装置の製造方法 | |
| JPH0369168A (ja) | 薄膜電界効果トランジスタ | |
| JPS6134255B2 (ja) | ||
| JPS6316672A (ja) | 半導体素子の製造方法 | |
| JPS5943832B2 (ja) | 半導体装置の製造方法 | |
| JPH03283419A (ja) | 半導体装置およびその製造方法 | |
| JPH02268443A (ja) | 半導体装置 | |
| JPS6028142B2 (ja) | 半導体装置の製造方法 | |
| JPS62131538A (ja) | 半導体装置の製造方法 | |
| JPH0637310A (ja) | 半導体装置の製造方法 | |
| JPS6097626A (ja) | 半導体装置における微細孔の形成方法および半導体装置の製造方法 | |
| JPS61119032A (ja) | 半導体装置の製造方法 | |
| JPH02117132A (ja) | 半導体装置の製造方法 | |
| JPH06120507A (ja) | 薄膜トランジスタ | |
| JPS6068652A (ja) | 半導体素子の製造方法 | |
| JPH10340863A (ja) | 半導体装置の製造方法 |