JPH06120507A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH06120507A JPH06120507A JP26447292A JP26447292A JPH06120507A JP H06120507 A JPH06120507 A JP H06120507A JP 26447292 A JP26447292 A JP 26447292A JP 26447292 A JP26447292 A JP 26447292A JP H06120507 A JPH06120507 A JP H06120507A
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- Japan
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- gate electrode
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Abstract
(57)【要約】
【目的】ＳＲＡＭの負荷として用いるＴＦＴで、ドレイ
ン領域に設けたオフセット領域長の製造時のばらつきに
よるＴＦＴ特性の変動を防止する。 【構成】ＴＦＴのチャネルが形成される多結晶シリコン
膜３上にゲート絶縁膜４を介してゲート電極５を形成
し、Ｐ+ 型ソース領域６およびＰ- 型ドレイン領域７を
設ける。ドレイン領域の不純物濃度はソース領域の濃度
よりも低く、ドレイン領域内にオフセット領域が存在し
ないためオフセット領域長の変動によるＴＦＴ特性の変
動が生じない。
ン領域に設けたオフセット領域長の製造時のばらつきに
よるＴＦＴ特性の変動を防止する。 【構成】ＴＦＴのチャネルが形成される多結晶シリコン
膜３上にゲート絶縁膜４を介してゲート電極５を形成
し、Ｐ+ 型ソース領域６およびＰ- 型ドレイン領域７を
設ける。ドレイン領域の不純物濃度はソース領域の濃度
よりも低く、ドレイン領域内にオフセット領域が存在し
ないためオフセット領域長の変動によるＴＦＴ特性の変
動が生じない。
Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタ（Ｔｈ
ｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）に関し、特に
スタテイックＲＡＭの負荷素子として用いる薄膜トラン
ジスタに関する。
ｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）に関し、特に
スタテイックＲＡＭの負荷素子として用いる薄膜トラン
ジスタに関する。
【０００２】
【従来の技術】従来の薄膜トランジスタ（以下ＴＦＴと
記す）について図面を参照して説明する。
記す）について図面を参照して説明する。
【０００３】図３（ａ）〜（ｃ）は従来のＴＦＴの製造
方法を説明するための工程順に示した断面図である。
方法を説明するための工程順に示した断面図である。
【０００４】まず、図３（ａ）に示すように、シリコン
基板１の上にＣＶＤ法により堆積した厚さ１００〜２０
０ｎｍの酸化シリコン膜２の上にＣＶＤ法により厚さ３
０〜５０ｎｍの多結晶シリコン膜３を堆積する。次に、
多結晶シリコン膜３にリンを導入した後パターニングし
て不純物濃度が１×１０17〜１×１０18ｃｍ-3の活性領
域を形成する。次に、多結晶シリコン膜３を含む表面に
ＣＶＤ法により厚さ２０〜５０ｎｍの酸化シリコン膜を
堆積してゲート絶縁膜４を形成する。
基板１の上にＣＶＤ法により堆積した厚さ１００〜２０
０ｎｍの酸化シリコン膜２の上にＣＶＤ法により厚さ３
０〜５０ｎｍの多結晶シリコン膜３を堆積する。次に、
多結晶シリコン膜３にリンを導入した後パターニングし
て不純物濃度が１×１０17〜１×１０18ｃｍ-3の活性領
域を形成する。次に、多結晶シリコン膜３を含む表面に
ＣＶＤ法により厚さ２０〜５０ｎｍの酸化シリコン膜を
堆積してゲート絶縁膜４を形成する。
【０００５】次に、図３（ｂ）に示すように、ゲート絶
縁膜４の上にＣＶＤ法により厚さ１００〜１５０ｎｍの
多結晶シリコン膜を堆積して不純物を導入して導電性を
持たせた後パターニングしてゲート電極５を形成する。
次に、ゲート電極５を含む表面にフォトレジスト膜９を
塗布してパターニングしオフセット領域形成用のパター
ンを形成する。次に、フォトレジスト膜９をマスクとし
て多結晶シリコン膜３にホウ素イオンを高濃度にイオン
注入して不純物濃度が１×１０19〜１×１０20ｃｍ-3の
Ｐ+ 型ソース領域６およびＰ+ 型ドレイン領域１０を形
成する。ここでゲート電極５の端部からＰ+ 型ドレイン
領域１０を離したオフセット構造にし、オフセット領域
の不純物濃度をＰ+ 型ドレイン領域１０より低濃度のＰ
- 型とすることにより、ＴＦＴのオン・オフ特性を改善
できることが、例えば「平成３年春季第３８回応用物理
学関係連合講演会・講演予稿集、第２分冊、第６７１
頁、３０ｐ−Ｔ−２」に記載されている。
縁膜４の上にＣＶＤ法により厚さ１００〜１５０ｎｍの
多結晶シリコン膜を堆積して不純物を導入して導電性を
持たせた後パターニングしてゲート電極５を形成する。
次に、ゲート電極５を含む表面にフォトレジスト膜９を
塗布してパターニングしオフセット領域形成用のパター
ンを形成する。次に、フォトレジスト膜９をマスクとし
て多結晶シリコン膜３にホウ素イオンを高濃度にイオン
注入して不純物濃度が１×１０19〜１×１０20ｃｍ-3の
Ｐ+ 型ソース領域６およびＰ+ 型ドレイン領域１０を形
成する。ここでゲート電極５の端部からＰ+ 型ドレイン
領域１０を離したオフセット構造にし、オフセット領域
の不純物濃度をＰ+ 型ドレイン領域１０より低濃度のＰ
- 型とすることにより、ＴＦＴのオン・オフ特性を改善
できることが、例えば「平成３年春季第３８回応用物理
学関係連合講演会・講演予稿集、第２分冊、第６７１
頁、３０ｐ−Ｔ−２」に記載されている。
【０００６】次に、図３（ｃ）に示すように、フォトレ
ジスト膜９を除去した後ゲート電極５をマスクとして多
結晶シリコン膜３にホウ素イオンを低濃度にイオン注入
し不純物濃度が１×１０17〜１×１０18ｃｍ-3であるＰ
- 型オフセット領域１１を形成する。
ジスト膜９を除去した後ゲート電極５をマスクとして多
結晶シリコン膜３にホウ素イオンを低濃度にイオン注入
し不純物濃度が１×１０17〜１×１０18ｃｍ-3であるＰ
- 型オフセット領域１１を形成する。
【０００７】以後、層間絶縁膜，金属配線，表面保護膜
などを順次形成してＴＦＴを構成する。
などを順次形成してＴＦＴを構成する。
【０００８】
【発明が解決しようとする課題】この従来のＴＦＴで
は、ゲート電極とＰ+ 型ドレイン領域との間にＰ- 型オ
フセット領域を設けるためにフォトレジスト膜を用いて
Ｐ+ 型ソース・ドレイン領域を形成している。４Ｍビッ
トクラスのスタテイックＲＡＭではＴＦＴのゲート電極
長は約１．０μｍ，オフセット領域長は約０．５μｍで
あるが、ソース・ドレイン領域を決定するためのフォト
レジストマスクのアライメント精度は±０．１５μｍ程
度しかないため、フォトレジストマスクがＴＦＴのゲー
ト電極に対してずれを生じると、ＴＦＴの製造段階で低
濃度オフセット領域長に０．３５〜０．６５μｍのばら
つきが生じる。オフセット領域長の変動はＴＦＴのオン
・オフ特性に与える影響が非常に大きいため、従来のＴ
ＦＴではオン・オフ特性がばらつきやすいという問題点
があった。
は、ゲート電極とＰ+ 型ドレイン領域との間にＰ- 型オ
フセット領域を設けるためにフォトレジスト膜を用いて
Ｐ+ 型ソース・ドレイン領域を形成している。４Ｍビッ
トクラスのスタテイックＲＡＭではＴＦＴのゲート電極
長は約１．０μｍ，オフセット領域長は約０．５μｍで
あるが、ソース・ドレイン領域を決定するためのフォト
レジストマスクのアライメント精度は±０．１５μｍ程
度しかないため、フォトレジストマスクがＴＦＴのゲー
ト電極に対してずれを生じると、ＴＦＴの製造段階で低
濃度オフセット領域長に０．３５〜０．６５μｍのばら
つきが生じる。オフセット領域長の変動はＴＦＴのオン
・オフ特性に与える影響が非常に大きいため、従来のＴ
ＦＴではオン・オフ特性がばらつきやすいという問題点
があった。
【０００９】
【課題を解決するための手段】本発明の第１のＴＦＴ
は、半導体基板上に設けた絶縁膜上に選択的に設けた一
導電型の多結晶シリコン膜と、前記多結晶シリコン膜の
表面に設けたゲート絶縁膜と、前記ゲート絶縁膜上に設
けたゲート電極と、前記ゲート電極に整合して前記多結
晶シリコン膜に設けた高不純物濃度の逆導電型ソース領
域と、前記ゲート電極に整合して前記多結晶シリコン膜
に設けた前記ソース領域よりも低不純物濃度で且つほぼ
均一な濃度分布を有する逆導電型ドレイン領域とを備え
ている。
は、半導体基板上に設けた絶縁膜上に選択的に設けた一
導電型の多結晶シリコン膜と、前記多結晶シリコン膜の
表面に設けたゲート絶縁膜と、前記ゲート絶縁膜上に設
けたゲート電極と、前記ゲート電極に整合して前記多結
晶シリコン膜に設けた高不純物濃度の逆導電型ソース領
域と、前記ゲート電極に整合して前記多結晶シリコン膜
に設けた前記ソース領域よりも低不純物濃度で且つほぼ
均一な濃度分布を有する逆導電型ドレイン領域とを備え
ている。
【００１０】本発明の第２のＴＦＴは、半導体基板上に
設けた絶縁膜上に設けたゲート電極及び一導電型不純物
を含むブロック電極と、前記ゲート電極及びブロック電
極を含む表面に設けたゲート絶縁膜と、前記ゲート絶縁
膜に設けて前記ブロック電極の上面を露出させるコンタ
クトホールと、前記コンタクトホールを含むゲート絶縁
膜の上に設けた逆導電型の多結晶シリコン膜と、前記ゲ
ート電極の一方の側の前記コンタクトホールを介してブ
ロック電極に接続する多結晶シリコン膜に設けた一導電
型低不純物濃度を有するドレイン領域と前記ゲート電極
の他方の側に設けて前記ドレイン領域よりも高濃度の一
導電型不純物濃度を有するソース領域とを備えている。
設けた絶縁膜上に設けたゲート電極及び一導電型不純物
を含むブロック電極と、前記ゲート電極及びブロック電
極を含む表面に設けたゲート絶縁膜と、前記ゲート絶縁
膜に設けて前記ブロック電極の上面を露出させるコンタ
クトホールと、前記コンタクトホールを含むゲート絶縁
膜の上に設けた逆導電型の多結晶シリコン膜と、前記ゲ
ート電極の一方の側の前記コンタクトホールを介してブ
ロック電極に接続する多結晶シリコン膜に設けた一導電
型低不純物濃度を有するドレイン領域と前記ゲート電極
の他方の側に設けて前記ドレイン領域よりも高濃度の一
導電型不純物濃度を有するソース領域とを備えている。
【００１１】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１２】図１は本発明の第１の実施例を説明するた
めの断面図である。
めの断面図である。
【００１３】図１に示すように、まず、シリコン基板１
の上にＣＶＤ法により厚さ１００〜２００ｎｍの酸化シ
リコン膜２を形成する。次に、酸化シリコン膜２の上に
ＣＶＤ法により厚さ３０〜５０ｎｍの多結晶シリコン膜
３を堆積した後リンを１×１０17〜１×１０18ｃｍ-3の
不純物濃度になるように導入し、パターニングして活性
領域を形成する。次に、多結晶シリコン膜３を含む表面
にＣＶＤ法により厚さ２０〜５０ｎｍの酸化シリコ膜を
堆積してゲート絶縁膜４を形成する。次に、ゲート絶縁
膜４の上に厚さ１００〜１５０ｎｍの多結晶シリコン膜
を堆積してパターニングしゲート電極５を形成し、公知
の手段により導電性を持たせる。次に、フォトレジスト
膜を用いてゲート電極５及びドレイン形成領域上をマス
クして多結晶シリコン膜３にホウ素イオンを高濃度にイ
オン注入して１×１０19〜１×１０20ｃｍ-3の不純物濃
度を有するＰ+ 型ソース領域６を形成する。
の上にＣＶＤ法により厚さ１００〜２００ｎｍの酸化シ
リコン膜２を形成する。次に、酸化シリコン膜２の上に
ＣＶＤ法により厚さ３０〜５０ｎｍの多結晶シリコン膜
３を堆積した後リンを１×１０17〜１×１０18ｃｍ-3の
不純物濃度になるように導入し、パターニングして活性
領域を形成する。次に、多結晶シリコン膜３を含む表面
にＣＶＤ法により厚さ２０〜５０ｎｍの酸化シリコ膜を
堆積してゲート絶縁膜４を形成する。次に、ゲート絶縁
膜４の上に厚さ１００〜１５０ｎｍの多結晶シリコン膜
を堆積してパターニングしゲート電極５を形成し、公知
の手段により導電性を持たせる。次に、フォトレジスト
膜を用いてゲート電極５及びドレイン形成領域上をマス
クして多結晶シリコン膜３にホウ素イオンを高濃度にイ
オン注入して１×１０19〜１×１０20ｃｍ-3の不純物濃
度を有するＰ+ 型ソース領域６を形成する。
【００１４】この際、従来例のように低濃度オフセット
領域を形成する必要がないため、フォトレジスト膜のゲ
ート電極に対するアライメント精度への要求が緩和され
る。
領域を形成する必要がないため、フォトレジスト膜のゲ
ート電極に対するアライメント精度への要求が緩和され
る。
【００１５】次に、フォトレジスト膜を除去した後ゲー
ト電極５をマスクとするセルフアラインで多結晶シリコ
ン膜３にホウ素イオンを低濃度にイオン注入して１×１
０17〜１×１０18ｃｍ-3の不純物濃度を有するＰ- 型ド
レイン領域７を形成する。
ト電極５をマスクとするセルフアラインで多結晶シリコ
ン膜３にホウ素イオンを低濃度にイオン注入して１×１
０17〜１×１０18ｃｍ-3の不純物濃度を有するＰ- 型ド
レイン領域７を形成する。
【００１６】この際、先に形成したＰ+ 型ソース領域６
にも再びホウ素が導入されるが、Ｐ+ 型ソース領域６の
不純物濃度は十分に高いためドレイン領域形成の際のホ
ウ素導入によって何ら影響を受けることはない。
にも再びホウ素が導入されるが、Ｐ+ 型ソース領域６の
不純物濃度は十分に高いためドレイン領域形成の際のホ
ウ素導入によって何ら影響を受けることはない。
【００１７】図２（ａ），（ｂ）は本発明の第２の実施
例の製造方法を説明するための工程順に示した断面図で
ある。
例の製造方法を説明するための工程順に示した断面図で
ある。
【００１８】まず、図２（ａ）に示すように、シリコン
基板１の上に形成した酸化シリコン膜２の上に厚さ１０
０〜１５０ｎｍの多結晶シリコン膜を堆積してパターニ
ングしゲート電極およびブロック電極５ａを形成し、ホ
ウ素を１×１０18〜１×１０19ｃｍ-3の不純物濃度にな
るように導入する。次に、ゲート電極５およびブロック
電極５ａを含む表面に厚さ２０〜５０ｎｍの酸化シリコ
ン膜を堆積してゲート絶縁膜４を形成する。次に、ブロ
ック電極５ａ上のゲート絶縁膜４を選択的にエッチング
してコンタクトホール８を形成する。
基板１の上に形成した酸化シリコン膜２の上に厚さ１０
０〜１５０ｎｍの多結晶シリコン膜を堆積してパターニ
ングしゲート電極およびブロック電極５ａを形成し、ホ
ウ素を１×１０18〜１×１０19ｃｍ-3の不純物濃度にな
るように導入する。次に、ゲート電極５およびブロック
電極５ａを含む表面に厚さ２０〜５０ｎｍの酸化シリコ
ン膜を堆積してゲート絶縁膜４を形成する。次に、ブロ
ック電極５ａ上のゲート絶縁膜４を選択的にエッチング
してコンタクトホール８を形成する。
【００１９】次に、図２（ｂ）に示すように、ゲート絶
縁膜４の上に厚さ３０〜５０ｎｍの多結晶シリコン膜３
を堆積した後、リンを導入してパターニングし、１×１
０17〜１×１０18ｃｍ-3の不純物濃度を有する活性領域
を形成する。次に、９００℃の窒素雰囲気中で熱処理
し、コンタクトホール８のブロック電極５ａから多結晶
シリコン膜３中へホウ素を拡散させて１×１０18ｃｍ-3
未満の不純物濃度のＰ-型ドレイン領域７を形成する。
この際、熱処理時間を調節することによりゲート電極５
の端部でＰ- 型ドレイン領域７を形成するホウ素の拡散
を停止させることができる。Ｐ- 型ドレイン領域７の端
部がゲート電極５の端部より多少内側に入り込んでもＴ
ＦＴの電気的特性に重大な影響を与えないが、従来の低
濃度オフセット領域を有するＴＦＴをこの方法で製造す
る場合にはフォトレジストマスクを用いてオフセット領
域長を厳密にコントロールしなけらばならず製造の難易
度が増す。次に、フォトレジスト膜を用いて多結晶シリ
コン膜３のチャネル領域及びＰ- 型ドレイン領域７をマ
スクし、多結晶シリコン膜３にホウ素を高濃度に導入し
て１×１０19〜１×１０20ｃｍ-3の不純物濃度を有する
Ｐ+ 型ソース領域６を形成する。
縁膜４の上に厚さ３０〜５０ｎｍの多結晶シリコン膜３
を堆積した後、リンを導入してパターニングし、１×１
０17〜１×１０18ｃｍ-3の不純物濃度を有する活性領域
を形成する。次に、９００℃の窒素雰囲気中で熱処理
し、コンタクトホール８のブロック電極５ａから多結晶
シリコン膜３中へホウ素を拡散させて１×１０18ｃｍ-3
未満の不純物濃度のＰ-型ドレイン領域７を形成する。
この際、熱処理時間を調節することによりゲート電極５
の端部でＰ- 型ドレイン領域７を形成するホウ素の拡散
を停止させることができる。Ｐ- 型ドレイン領域７の端
部がゲート電極５の端部より多少内側に入り込んでもＴ
ＦＴの電気的特性に重大な影響を与えないが、従来の低
濃度オフセット領域を有するＴＦＴをこの方法で製造す
る場合にはフォトレジストマスクを用いてオフセット領
域長を厳密にコントロールしなけらばならず製造の難易
度が増す。次に、フォトレジスト膜を用いて多結晶シリ
コン膜３のチャネル領域及びＰ- 型ドレイン領域７をマ
スクし、多結晶シリコン膜３にホウ素を高濃度に導入し
て１×１０19〜１×１０20ｃｍ-3の不純物濃度を有する
Ｐ+ 型ソース領域６を形成する。
【００２０】
【発明の効果】以上説明したように本発明は、ドレイン
領域の不純物濃度をソース領域の不純物濃度よりも低
く、且つドレイン領域内での不純物濃度分布をほぼ一定
にすることにより、オフセット領域をなくし、フォトレ
ジスト膜を用いて高濃度不純物をソース領域に導入する
際の、ゲート電極に対するフォトレジスト膜のアライメ
ント精度に対する要求を緩和できるという効果を有す
る。
領域の不純物濃度をソース領域の不純物濃度よりも低
く、且つドレイン領域内での不純物濃度分布をほぼ一定
にすることにより、オフセット領域をなくし、フォトレ
ジスト膜を用いて高濃度不純物をソース領域に導入する
際の、ゲート電極に対するフォトレジスト膜のアライメ
ント精度に対する要求を緩和できるという効果を有す
る。
【００２１】また、本発明のＴＦＴをスタテイックＲＡ
Ｍの負荷素子として使用する際に特に重要なＴＦＴのオ
フ特性が従来のＴＦＴと比較して何ら損われることもな
い。
Ｍの負荷素子として使用する際に特に重要なＴＦＴのオ
フ特性が従来のＴＦＴと比較して何ら損われることもな
い。
【図１】本発明の第１の実施例を説明するための断面
図。
図。
【図２】本発明の第２の実施例の製造方法を説明するた
めの工程順に示した断面図。
めの工程順に示した断面図。
【図３】従来のＴＦＴの製造方法を説明するための工程
順に示した断面図。
順に示した断面図。
１ シリコン基板 ２ 酸化シリコン膜 ３ 多結晶シリコン膜 ４ ゲート絶縁膜 ５ ゲート電極 ５ａ ブロック電極 ６ Ｐ+ 型ソース領域 ７ Ｐ- 型ドレイン領域 ８ コンタクトホール ９ フォトレジスト膜 １０ Ｐ+ 型ドレイン領域 １１ Ｐ- 型オフセット領域
Claims (2)
- 【請求項１】 半導体基板上に設けた絶縁膜上に選択的
に設けた一導電型の多結晶シリコン膜と、前記多結晶シ
リコン膜の表面に設けたゲート絶縁膜と、前記ゲート絶
縁膜上に設けたゲート電極と、前記ゲート電極に整合し
て前記多結晶シリコン膜に設けた高不純物濃度の逆導電
型ソース領域と、前記ゲート電極に整合して前記多結晶
シリコン膜に設けた前記ソース領域よりも低不純物濃度
で且つほぼ均一な濃度分布を有する逆導電型ドレイン領
域とを備えたことを特徴とする薄膜トランジスタ。 - 【請求項２】 半導体基板上に設けた絶縁膜上に設けた
ゲート電極及び一導電型不純物を含むブロック電極と、
前記ゲート電極及びブロック電極を含む表面に設けたゲ
ート絶縁膜と、前記ゲート絶縁膜に設けて前記ブロック
電極の上面を露出させるコンタクトホールと、前記コン
タクトホールを含むゲート絶縁膜の上に設けた逆導電型
の多結晶シリコン膜と、前記ゲート電極の一方の側の前
記コンタクトホールを介してブロック電極に接続する多
結晶シリコン膜に設けた一導電型低不純物濃度を有する
ドレイン領域と前記ゲート電極の他方の側に設けて前記
ドレイン領域よりも高濃度の一導電型不純物濃度を有す
るソース領域とを備えたことを特徴とする薄膜トランジ
スタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26447292A JP2894108B2 (ja) | 1992-10-02 | 1992-10-02 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26447292A JP2894108B2 (ja) | 1992-10-02 | 1992-10-02 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06120507A true JPH06120507A (ja) | 1994-04-28 |
| JP2894108B2 JP2894108B2 (ja) | 1999-05-24 |
Family
ID=17403701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26447292A Expired - Fee Related JP2894108B2 (ja) | 1992-10-02 | 1992-10-02 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2894108B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013128577A1 (ja) * | 2012-02-28 | 2013-09-06 | 富士通株式会社 | 半導体装置及びその製造方法 |
-
1992
- 1992-10-02 JP JP26447292A patent/JP2894108B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013128577A1 (ja) * | 2012-02-28 | 2013-09-06 | 富士通株式会社 | 半導体装置及びその製造方法 |
| JPWO2013128577A1 (ja) * | 2012-02-28 | 2015-07-30 | 富士通株式会社 | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2894108B2 (ja) | 1999-05-24 |
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| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
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| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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