JPH06120507A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH06120507A JPH06120507A JP26447292A JP26447292A JPH06120507A JP H06120507 A JPH06120507 A JP H06120507A JP 26447292 A JP26447292 A JP 26447292A JP 26447292 A JP26447292 A JP 26447292A JP H06120507 A JPH06120507 A JP H06120507A
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Abstract
ン領域に設けたオフセット領域長の製造時のばらつきに
よるTFT特性の変動を防止する。 【構成】TFTのチャネルが形成される多結晶シリコン
膜3上にゲート絶縁膜4を介してゲート電極5を形成
し、P+ 型ソース領域6およびP- 型ドレイン領域7を
設ける。ドレイン領域の不純物濃度はソース領域の濃度
よりも低く、ドレイン領域内にオフセット領域が存在し
ないためオフセット領域長の変動によるTFT特性の変
動が生じない。
Description
in Film Transistor)に関し、特に
スタテイックRAMの負荷素子として用いる薄膜トラン
ジスタに関する。
記す)について図面を参照して説明する。
方法を説明するための工程順に示した断面図である。
基板1の上にCVD法により堆積した厚さ100〜20
0nmの酸化シリコン膜2の上にCVD法により厚さ3
0〜50nmの多結晶シリコン膜3を堆積する。次に、
多結晶シリコン膜3にリンを導入した後パターニングし
て不純物濃度が1×1017〜1×1018cm-3の活性領
域を形成する。次に、多結晶シリコン膜3を含む表面に
CVD法により厚さ20〜50nmの酸化シリコン膜を
堆積してゲート絶縁膜4を形成する。
縁膜4の上にCVD法により厚さ100〜150nmの
多結晶シリコン膜を堆積して不純物を導入して導電性を
持たせた後パターニングしてゲート電極5を形成する。
次に、ゲート電極5を含む表面にフォトレジスト膜9を
塗布してパターニングしオフセット領域形成用のパター
ンを形成する。次に、フォトレジスト膜9をマスクとし
て多結晶シリコン膜3にホウ素イオンを高濃度にイオン
注入して不純物濃度が1×1019〜1×1020cm-3の
P+ 型ソース領域6およびP+ 型ドレイン領域10を形
成する。ここでゲート電極5の端部からP+ 型ドレイン
領域10を離したオフセット構造にし、オフセット領域
の不純物濃度をP+ 型ドレイン領域10より低濃度のP
- 型とすることにより、TFTのオン・オフ特性を改善
できることが、例えば「平成3年春季第38回応用物理
学関係連合講演会・講演予稿集、第2分冊、第671
頁、30p−T−2」に記載されている。
ジスト膜9を除去した後ゲート電極5をマスクとして多
結晶シリコン膜3にホウ素イオンを低濃度にイオン注入
し不純物濃度が1×1017〜1×1018cm-3であるP
- 型オフセット領域11を形成する。
などを順次形成してTFTを構成する。
は、ゲート電極とP+ 型ドレイン領域との間にP- 型オ
フセット領域を設けるためにフォトレジスト膜を用いて
P+ 型ソース・ドレイン領域を形成している。4Mビッ
トクラスのスタテイックRAMではTFTのゲート電極
長は約1.0μm,オフセット領域長は約0.5μmで
あるが、ソース・ドレイン領域を決定するためのフォト
レジストマスクのアライメント精度は±0.15μm程
度しかないため、フォトレジストマスクがTFTのゲー
ト電極に対してずれを生じると、TFTの製造段階で低
濃度オフセット領域長に0.35〜0.65μmのばら
つきが生じる。オフセット領域長の変動はTFTのオン
・オフ特性に与える影響が非常に大きいため、従来のT
FTではオン・オフ特性がばらつきやすいという問題点
があった。
は、半導体基板上に設けた絶縁膜上に選択的に設けた一
導電型の多結晶シリコン膜と、前記多結晶シリコン膜の
表面に設けたゲート絶縁膜と、前記ゲート絶縁膜上に設
けたゲート電極と、前記ゲート電極に整合して前記多結
晶シリコン膜に設けた高不純物濃度の逆導電型ソース領
域と、前記ゲート電極に整合して前記多結晶シリコン膜
に設けた前記ソース領域よりも低不純物濃度で且つほぼ
均一な濃度分布を有する逆導電型ドレイン領域とを備え
ている。
設けた絶縁膜上に設けたゲート電極及び一導電型不純物
を含むブロック電極と、前記ゲート電極及びブロック電
極を含む表面に設けたゲート絶縁膜と、前記ゲート絶縁
膜に設けて前記ブロック電極の上面を露出させるコンタ
クトホールと、前記コンタクトホールを含むゲート絶縁
膜の上に設けた逆導電型の多結晶シリコン膜と、前記ゲ
ート電極の一方の側の前記コンタクトホールを介してブ
ロック電極に接続する多結晶シリコン膜に設けた一導電
型低不純物濃度を有するドレイン領域と前記ゲート電極
の他方の側に設けて前記ドレイン領域よりも高濃度の一
導電型不純物濃度を有するソース領域とを備えている。
る。
めの断面図である。
の上にCVD法により厚さ100〜200nmの酸化シ
リコン膜2を形成する。次に、酸化シリコン膜2の上に
CVD法により厚さ30〜50nmの多結晶シリコン膜
3を堆積した後リンを1×1017〜1×1018cm-3の
不純物濃度になるように導入し、パターニングして活性
領域を形成する。次に、多結晶シリコン膜3を含む表面
にCVD法により厚さ20〜50nmの酸化シリコ膜を
堆積してゲート絶縁膜4を形成する。次に、ゲート絶縁
膜4の上に厚さ100〜150nmの多結晶シリコン膜
を堆積してパターニングしゲート電極5を形成し、公知
の手段により導電性を持たせる。次に、フォトレジスト
膜を用いてゲート電極5及びドレイン形成領域上をマス
クして多結晶シリコン膜3にホウ素イオンを高濃度にイ
オン注入して1×1019〜1×1020cm-3の不純物濃
度を有するP+ 型ソース領域6を形成する。
領域を形成する必要がないため、フォトレジスト膜のゲ
ート電極に対するアライメント精度への要求が緩和され
る。
ト電極5をマスクとするセルフアラインで多結晶シリコ
ン膜3にホウ素イオンを低濃度にイオン注入して1×1
017〜1×1018cm-3の不純物濃度を有するP- 型ド
レイン領域7を形成する。
にも再びホウ素が導入されるが、P+ 型ソース領域6の
不純物濃度は十分に高いためドレイン領域形成の際のホ
ウ素導入によって何ら影響を受けることはない。
例の製造方法を説明するための工程順に示した断面図で
ある。
基板1の上に形成した酸化シリコン膜2の上に厚さ10
0〜150nmの多結晶シリコン膜を堆積してパターニ
ングしゲート電極およびブロック電極5aを形成し、ホ
ウ素を1×1018〜1×1019cm-3の不純物濃度にな
るように導入する。次に、ゲート電極5およびブロック
電極5aを含む表面に厚さ20〜50nmの酸化シリコ
ン膜を堆積してゲート絶縁膜4を形成する。次に、ブロ
ック電極5a上のゲート絶縁膜4を選択的にエッチング
してコンタクトホール8を形成する。
縁膜4の上に厚さ30〜50nmの多結晶シリコン膜3
を堆積した後、リンを導入してパターニングし、1×1
017〜1×1018cm-3の不純物濃度を有する活性領域
を形成する。次に、900℃の窒素雰囲気中で熱処理
し、コンタクトホール8のブロック電極5aから多結晶
シリコン膜3中へホウ素を拡散させて1×1018cm-3
未満の不純物濃度のP-型ドレイン領域7を形成する。
この際、熱処理時間を調節することによりゲート電極5
の端部でP- 型ドレイン領域7を形成するホウ素の拡散
を停止させることができる。P- 型ドレイン領域7の端
部がゲート電極5の端部より多少内側に入り込んでもT
FTの電気的特性に重大な影響を与えないが、従来の低
濃度オフセット領域を有するTFTをこの方法で製造す
る場合にはフォトレジストマスクを用いてオフセット領
域長を厳密にコントロールしなけらばならず製造の難易
度が増す。次に、フォトレジスト膜を用いて多結晶シリ
コン膜3のチャネル領域及びP- 型ドレイン領域7をマ
スクし、多結晶シリコン膜3にホウ素を高濃度に導入し
て1×1019〜1×1020cm-3の不純物濃度を有する
P+ 型ソース領域6を形成する。
領域の不純物濃度をソース領域の不純物濃度よりも低
く、且つドレイン領域内での不純物濃度分布をほぼ一定
にすることにより、オフセット領域をなくし、フォトレ
ジスト膜を用いて高濃度不純物をソース領域に導入する
際の、ゲート電極に対するフォトレジスト膜のアライメ
ント精度に対する要求を緩和できるという効果を有す
る。
Mの負荷素子として使用する際に特に重要なTFTのオ
フ特性が従来のTFTと比較して何ら損われることもな
い。
図。
めの工程順に示した断面図。
順に示した断面図。
Claims (2)
- 【請求項1】 半導体基板上に設けた絶縁膜上に選択的
に設けた一導電型の多結晶シリコン膜と、前記多結晶シ
リコン膜の表面に設けたゲート絶縁膜と、前記ゲート絶
縁膜上に設けたゲート電極と、前記ゲート電極に整合し
て前記多結晶シリコン膜に設けた高不純物濃度の逆導電
型ソース領域と、前記ゲート電極に整合して前記多結晶
シリコン膜に設けた前記ソース領域よりも低不純物濃度
で且つほぼ均一な濃度分布を有する逆導電型ドレイン領
域とを備えたことを特徴とする薄膜トランジスタ。 - 【請求項2】 半導体基板上に設けた絶縁膜上に設けた
ゲート電極及び一導電型不純物を含むブロック電極と、
前記ゲート電極及びブロック電極を含む表面に設けたゲ
ート絶縁膜と、前記ゲート絶縁膜に設けて前記ブロック
電極の上面を露出させるコンタクトホールと、前記コン
タクトホールを含むゲート絶縁膜の上に設けた逆導電型
の多結晶シリコン膜と、前記ゲート電極の一方の側の前
記コンタクトホールを介してブロック電極に接続する多
結晶シリコン膜に設けた一導電型低不純物濃度を有する
ドレイン領域と前記ゲート電極の他方の側に設けて前記
ドレイン領域よりも高濃度の一導電型不純物濃度を有す
るソース領域とを備えたことを特徴とする薄膜トランジ
スタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26447292A JP2894108B2 (ja) | 1992-10-02 | 1992-10-02 | 薄膜トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26447292A JP2894108B2 (ja) | 1992-10-02 | 1992-10-02 | 薄膜トランジスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06120507A true JPH06120507A (ja) | 1994-04-28 |
JP2894108B2 JP2894108B2 (ja) | 1999-05-24 |
Family
ID=17403701
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26447292A Expired - Fee Related JP2894108B2 (ja) | 1992-10-02 | 1992-10-02 | 薄膜トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2894108B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2013128577A1 (ja) * | 2012-02-28 | 2013-09-06 | 富士通株式会社 | 半導体装置及びその製造方法 |
-
1992
- 1992-10-02 JP JP26447292A patent/JP2894108B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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WO2013128577A1 (ja) * | 2012-02-28 | 2013-09-06 | 富士通株式会社 | 半導体装置及びその製造方法 |
JPWO2013128577A1 (ja) * | 2012-02-28 | 2015-07-30 | 富士通株式会社 | 半導体装置及びその製造方法 |
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Publication number | Publication date |
---|---|
JP2894108B2 (ja) | 1999-05-24 |
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