JPH0523056B2 - - Google Patents
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- JPH0523056B2 JPH0523056B2 JP59020135A JP2013584A JPH0523056B2 JP H0523056 B2 JPH0523056 B2 JP H0523056B2 JP 59020135 A JP59020135 A JP 59020135A JP 2013584 A JP2013584 A JP 2013584A JP H0523056 B2 JPH0523056 B2 JP H0523056B2
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Classifications
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
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Description
【発明の詳細な説明】
〔技術分野〕
本発明は、小さな寸法の領域を画成するための
方法に係り、更に具体的に云えば、狭い幅を有
し、ソース及びドレイン領域に関して自己整合さ
れているゲート領域を有する電界効果トランジス
タ（FET）に形成方法に係る。
方法に係り、更に具体的に云えば、狭い幅を有
し、ソース及びドレイン領域に関して自己整合さ
れているゲート領域を有する電界効果トランジス
タ（FET）に形成方法に係る。
FET型素子の周波数応答速度は、キヤリア
（基板のドーピングに応じて、電子又は正孔）の
走行時間及びゲートのキヤパシタンスによつて制
限される。従来技術に於ては、キヤリアの走行時
間及びゲートのキヤパシタンスを減少させるため
に、チヤンネルの短かいFETを形成することが
試みられている。しかしながら、従来技術に於て
提案されているそれらの方法は、かなり複雑であ
り、特に再現性を有していない。チヤンネルの短
かいFETを設けるために従来試みられ、又は提
案されている技術は、例えば、金属と二酸化シリ
コンとの相対的食刻速度、ゲート構造体の重な
り、遂次的拡散、及び近接する結晶学的平面の選
択的食刻等を用いている。
（基板のドーピングに応じて、電子又は正孔）の
走行時間及びゲートのキヤパシタンスによつて制
限される。従来技術に於ては、キヤリアの走行時
間及びゲートのキヤパシタンスを減少させるため
に、チヤンネルの短かいFETを形成することが
試みられている。しかしながら、従来技術に於て
提案されているそれらの方法は、かなり複雑であ
り、特に再現性を有していない。チヤンネルの短
かいFETを設けるために従来試みられ、又は提
案されている技術は、例えば、金属と二酸化シリ
コンとの相対的食刻速度、ゲート構造体の重な
り、遂次的拡散、及び近接する結晶学的平面の選
択的食刻等を用いている。
本発明の方法は、小さな寸法の領域を設けるた
めに従来提案されている種々の方法よりも、ずつ
と簡単であり、極めて優れた再現性を有し、制御
が極めて容易である。
めに従来提案されている種々の方法よりも、ずつ
と簡単であり、極めて優れた再現性を有し、制御
が極めて容易である。
本発明の方法は、ソース及びドレイン領域に重
ならずに、それらの領域と自己整合されているゲ
ート領域の形成を可能にする。
ならずに、それらの領域と自己整合されているゲ
ート領域の形成を可能にする。
本発明の方法の利点は、ポケツト領域に於ける
段差部の整合が厳密さを要しないことである。そ
のポケツト領域は比較的大きく、段差部はゲート
領域のパツドと整合される様に該ポケツト領域の
中央の辺りに配置されていればよい。
段差部の整合が厳密さを要しないことである。そ
のポケツト領域は比較的大きく、段差部はゲート
領域のパツドと整合される様に該ポケツト領域の
中央の辺りに配置されていればよい。
本発明の方法は、約5000Å又はそれ以下の小さ
な寸法の領域を画成するための方法を提案する。
本発明の方法に於ては、基板上に配置されてお
り、食刻されており、食刻処理に対して第１の応
答を有する第１材料層中に垂直な段差部が設けら
れる。第２の異なる材料の層が上記段差部に付着
される。これは、金属層を上記第１材料層の水平
な表面上よりも上記の垂直な段差部に隣接してよ
り厚く付着させるために充分な角度で蒸着するこ
とによつて達成される。上記金属層は、食刻処理
に対して、上記第１材料層と異なる第２の応答を
有する。更に、該金属層は、食刻処理に於てマス
クとして働く特性を有している。
な寸法の領域を画成するための方法を提案する。
本発明の方法に於ては、基板上に配置されてお
り、食刻されており、食刻処理に対して第１の応
答を有する第１材料層中に垂直な段差部が設けら
れる。第２の異なる材料の層が上記段差部に付着
される。これは、金属層を上記第１材料層の水平
な表面上よりも上記の垂直な段差部に隣接してよ
り厚く付着させるために充分な角度で蒸着するこ
とによつて達成される。上記金属層は、食刻処理
に対して、上記第１材料層と異なる第２の応答を
有する。更に、該金属層は、食刻処理に於てマス
クとして働く特性を有している。
上記金属層の予め選択された部分を除去するこ
とにより、金属領域が形成される。上記金属層領
域によりマスクされていない全ての第１材料層
が、少くとも基板に達する迄、食刻により除去さ
れる。
とにより、金属領域が形成される。上記金属層領
域によりマスクされていない全ての第１材料層
が、少くとも基板に達する迄、食刻により除去さ
れる。
更に、本発明の方法は、自己整合されたゲート
領域を有するFETの形成方法を提供する。この
方法に於ては、半導体基板上の二酸化シリコン層
の如き絶縁体層中に垂直な段差部が設けられる。
上記絶縁体層の水平な表面上よりも上記の垂直な
段差部に隣接してより厚く付着させるために充分
な角度で蒸着することにより、金属層が上記段差
部に付着される。上記金属層の予め選択された部
分を除去することにより、金属領域が形成され
る。上記金属領域によりマスクされていない部分
の上記絶縁体層を上基板に達する迄食刻すること
により、絶縁体領域が形成される。ソース、ドレ
イン及びゲート領域を画成す材料の層が、上記絶
縁体領域の両側及び上部に於ける水平な表面上に
付着される。
領域を有するFETの形成方法を提供する。この
方法に於ては、半導体基板上の二酸化シリコン層
の如き絶縁体層中に垂直な段差部が設けられる。
上記絶縁体層の水平な表面上よりも上記の垂直な
段差部に隣接してより厚く付着させるために充分
な角度で蒸着することにより、金属層が上記段差
部に付着される。上記金属層の予め選択された部
分を除去することにより、金属領域が形成され
る。上記金属領域によりマスクされていない部分
の上記絶縁体層を上基板に達する迄食刻すること
により、絶縁体領域が形成される。ソース、ドレ
イン及びゲート領域を画成す材料の層が、上記絶
縁体領域の両側及び上部に於ける水平な表面上に
付着される。
本発明の方法を用いることにより、半導体基板
上に付着されたドープされたシリコン層より成る
ソース及びドレイン領域、並びに両領域に整合さ
れている、500Å又はそれ以下の狭い幅のゲート
領域を有しているFETが形成される。
上に付着されたドープされたシリコン層より成る
ソース及びドレイン領域、並びに両領域に整合さ
れている、500Å又はそれ以下の狭い幅のゲート
領域を有しているFETが形成される。
説明を簡便にするために、本発明の方法の処理
工程は、半導体基板としてＰ型シリコン基板を用
い、そしてＮ型ソース及びドレイン領域とともに
Ｎ型キヤリア（電子）を用いている実施例に関し
て説明されているが、Ｐチヤンネル型FET技術
によるＮ型基板並びにソース及びドレイン領域に
拡散又は注入されたＰ型のドパント不純物も同様
に本発明の方法に於て用いられる。
工程は、半導体基板としてＰ型シリコン基板を用
い、そしてＮ型ソース及びドレイン領域とともに
Ｎ型キヤリア（電子）を用いている実施例に関し
て説明されているが、Ｐチヤンネル型FET技術
によるＮ型基板並びにソース及びドレイン領域に
拡散又は注入されたＰ型のドパント不純物も同様
に本発明の方法に於て用いられる。
本発明の方法の処理工程がＮ型不純物に関して
説明されているとき、Ｐ型不純物に関しても同様
に適用可能であり、その逆も可能である。又、本
発明の方法は、シリコン以外の基板にも適用可能
である。本明細書に於て、“高導電性相互絶縁体”
は、アルミニウムの如き金属路、及び導電性金属
が一般的に有している大きさの導電率を有するこ
とがある、例えば高濃度にドープされた多結晶シ
リコンは金属間珪化物の如き非金属材料を意味す
る。
説明されているとき、Ｐ型不純物に関しても同様
に適用可能であり、その逆も可能である。又、本
発明の方法は、シリコン以外の基板にも適用可能
である。本明細書に於て、“高導電性相互絶縁体”
は、アルミニウムの如き金属路、及び導電性金属
が一般的に有している大きさの導電率を有するこ
とがある、例えば高濃度にドープされた多結晶シ
リコンは金属間珪化物の如き非金属材料を意味す
る。
本発明の方法は、ゲート領域及び金属相互接続
体として、好ましい材料であるアルミニウムを用
いて説明されているが、他の材料も用いられる。
ゲート領域及び金属相互接続体は、アルミニウム
又はその珪化物の他に、耐火金属からも形成され
る。本明細書に於て、“耐火金属”は、望ましく
ない程度迄劣化を生じることなく、形成中に用い
られる高温に耐える金属を意味する。適当な耐火
金属には、例えば、タングステン、タンタル、ハ
フニウム及びロジウム等がある。適当な珪化物に
は、例えば、珪化タングステン、珪化タンタル、
珪化ハフニウム及び珪化ロジウム等がある。
体として、好ましい材料であるアルミニウムを用
いて説明されているが、他の材料も用いられる。
ゲート領域及び金属相互接続体は、アルミニウム
又はその珪化物の他に、耐火金属からも形成され
る。本明細書に於て、“耐火金属”は、望ましく
ない程度迄劣化を生じることなく、形成中に用い
られる高温に耐える金属を意味する。適当な耐火
金属には、例えば、タングステン、タンタル、ハ
フニウム及びロジウム等がある。適当な珪化物に
は、例えば、珪化タングステン、珪化タンタル、
珪化ハフニウム及び珪化ロジウム等がある。
第１Ａ図に於て、所望の結晶方向（例えば、
〈100〉を有するＰ型シリコン基板２が示されてい
る。Ｐ型シリコン基板２は、従来の結晶成長技術
に従つて硼素の如きＰ型ドパントの存在の下に成
長されたＰ型のブール（boule）をスライス及び
研摩することによつて形成される。シリコンのた
めの他のＰ型ドパンドには、アルミニウム、ガリ
ウム及びインジウム等がある。
〈100〉を有するＰ型シリコン基板２が示されてい
る。Ｐ型シリコン基板２は、従来の結晶成長技術
に従つて硼素の如きＰ型ドパントの存在の下に成
長されたＰ型のブール（boule）をスライス及び
研摩することによつて形成される。シリコンのた
めの他のＰ型ドパンドには、アルミニウム、ガリ
ウム及びインジウム等がある。
フイールド酸化物分離領域３は、半導体基板の
熱酸化を含む任意の周知の方法により又は周知の
真空付着技術或は化学的気相付着技術により形成
される。更に、フイールド酸化物分離流域は、半
導体表面上に形成されても、又は半導体基板中に
部分的或は完全に埋設されてもよい。その様な方
法の１例が、米国特許第3899363号明細書に開示
されている。
熱酸化を含む任意の周知の方法により又は周知の
真空付着技術或は化学的気相付着技術により形成
される。更に、フイールド酸化物分離流域は、半
導体表面上に形成されても、又は半導体基板中に
部分的或は完全に埋設されてもよい。その様な方
法の１例が、米国特許第3899363号明細書に開示
されている。
本発明の方法の説明に於ては、埋設されていな
いフイールド酸化物分離領域３が用いられる。フ
イールド酸化物分離領域３は、一般的には、約
4000乃至約10000Åの厚さを有する。フイールド
酸化物分離領域３は、リソグラフイ・マスクを用
いて形成される。そのマスクは、所定のパターン
の不透明部分を有する透明な材料より成る。フイ
ールド酸化物分離領域３は、フオトリソグラフイ
技術を用いて、後に薄い二酸化シリコン層即ち酸
化物層５の形成されるべき領域４から食刻され
る。二酸化シリコン層５が領域４に於てシリコン
基板２上に成長又は付着される。通常約100乃至
約1000Åの厚さを有する二酸化シリコン層５は、
乾燥した酸素の存在の下に1000℃でシリコン表面
を熱酸化することにより形成される。
いフイールド酸化物分離領域３が用いられる。フ
イールド酸化物分離領域３は、一般的には、約
4000乃至約10000Åの厚さを有する。フイールド
酸化物分離領域３は、リソグラフイ・マスクを用
いて形成される。そのマスクは、所定のパターン
の不透明部分を有する透明な材料より成る。フイ
ールド酸化物分離領域３は、フオトリソグラフイ
技術を用いて、後に薄い二酸化シリコン層即ち酸
化物層５の形成されるべき領域４から食刻され
る。二酸化シリコン層５が領域４に於てシリコン
基板２上に成長又は付着される。通常約100乃至
約1000Åの厚さを有する二酸化シリコン層５は、
乾燥した酸素の存在の下に1000℃でシリコン表面
を熱酸化することにより形成される。
次に、第１Ｂ図に示されている如く、マスク層
６が構造体上に付着される。用いられた特定のマ
スクの材料は、周知の蒸着技術により付着される
アルミニウムである。それから、予め選択された
開孔が周知のマスク技術によりマスク層６中に食
刻され、マスク層６の除去により露出された二酸
化シリコン層５を後に食刻するためのマスクが形
成される。例えば、上記アルミニウムは、約１容
量部の硝酸と、約４容量部の水と、約20容量部の
燐酸とを含む組成物の如き周知の食刻液を用いて
食刻される。その様な食刻は、室温に於て毎秒約
26Åの速度で除去される。
６が構造体上に付着される。用いられた特定のマ
スクの材料は、周知の蒸着技術により付着される
アルミニウムである。それから、予め選択された
開孔が周知のマスク技術によりマスク層６中に食
刻され、マスク層６の除去により露出された二酸
化シリコン層５を後に食刻するためのマスクが形
成される。例えば、上記アルミニウムは、約１容
量部の硝酸と、約４容量部の水と、約20容量部の
燐酸とを含む組成物の如き周知の食刻液を用いて
食刻される。その様な食刻は、室温に於て毎秒約
26Åの速度で除去される。
次に、第１Ｃ図に示されている如く、上記アル
ミニウムのマスクにより保護されていない部分の
酸化物層５が除去される様に、上記酸化物層を好
ましくは反応性イオン食刻により食刻することに
よつて、凹所又は段差部が酸化物層５中に形成さ
れる。上記酸化物層中に良好に画成された段差部
を形成するために、方向性を有する食刻方法が用
いられるべきである。好ましくは、上記食刻によ
り除去される量は、その酸化物層の全体の厚さの
半分であるべきである。反応性イオン食刻の典型
的条件は、約40cm3／分のガス流量に於て約
25μHgの圧力のCF4ガスを用いそして約0.073W／
cm2の電力密度に等しい約20Wのパワーを用いる
ことを含む。これら特定のパラメータは、約160
Å／分の食刻速度を与える。
ミニウムのマスクにより保護されていない部分の
酸化物層５が除去される様に、上記酸化物層を好
ましくは反応性イオン食刻により食刻することに
よつて、凹所又は段差部が酸化物層５中に形成さ
れる。上記酸化物層中に良好に画成された段差部
を形成するために、方向性を有する食刻方法が用
いられるべきである。好ましくは、上記食刻によ
り除去される量は、その酸化物層の全体の厚さの
半分であるべきである。反応性イオン食刻の典型
的条件は、約40cm3／分のガス流量に於て約
25μHgの圧力のCF4ガスを用いそして約0.073W／
cm2の電力密度に等しい約20Wのパワーを用いる
ことを含む。これら特定のパラメータは、約160
Å／分の食刻速度を与える。
代替的方法に於ては、二酸化シリコン層５が下
のシリコン基板２に達する迄完全に食刻され、そ
れから薄い酸化物層が再成長される。例えば、
1000Åの酸化物層がこの方法により完全に食刻さ
れて、500Åの酸化物層が再成長される。この方
法も、所望の酸化物の段差部を形成する。
のシリコン基板２に達する迄完全に食刻され、そ
れから薄い酸化物層が再成長される。例えば、
1000Åの酸化物層がこの方法により完全に食刻さ
れて、500Åの酸化物層が再成長される。この方
法も、所望の酸化物の段差部を形成する。
それから残されているマスク層６が剥離され
る。例えば、アルミニウムの場合には、前述の食
刻組成物が用いられる。
る。例えば、アルミニウムの場合には、前述の食
刻組成物が用いられる。
次に、金属層７が、酸化物層の水平な表面上よ
りも上記の垂直な段差部に隣接してより厚く付着
される様に、好ましくは蒸着により角度付けて付
着される。同様に、金属層７は、第１Ｃ図に示さ
れている如く、酸化物層の水平な表面上よりも厚
い付着がフイールド酸化物分離領域３にも隣接し
て付着される様に、構造体全体に付着される。上
記蒸着の角度は、垂直面から45°よりも大きい角
度であるべきであり、好ましくは少くとも約60°
である。その角度が大きい程、その方法はより良
好である。又、その角度は90°よりも小さく、金
属層を付着し得る限り出来るだけ90°に近いこと
が好ましい。最も好ましい角度範囲は約60乃至約
80°である。水平は表面上の部分の厚さと段差部
に隣接する部分の厚さとの差は、正弦−余弦の関
係である。例えば、約80℃の蒸着角度に於ては、
段差部に隣接する部分の厚さと水平な表面上の部
分の厚さとの比は約5.7：１である。蒸着等の方
向性を有する方法により付着され得る全ての金属
が用いられる。好ましい金属は、アルミニウム及
び金等である。
りも上記の垂直な段差部に隣接してより厚く付着
される様に、好ましくは蒸着により角度付けて付
着される。同様に、金属層７は、第１Ｃ図に示さ
れている如く、酸化物層の水平な表面上よりも厚
い付着がフイールド酸化物分離領域３にも隣接し
て付着される様に、構造体全体に付着される。上
記蒸着の角度は、垂直面から45°よりも大きい角
度であるべきであり、好ましくは少くとも約60°
である。その角度が大きい程、その方法はより良
好である。又、その角度は90°よりも小さく、金
属層を付着し得る限り出来るだけ90°に近いこと
が好ましい。最も好ましい角度範囲は約60乃至約
80°である。水平は表面上の部分の厚さと段差部
に隣接する部分の厚さとの差は、正弦−余弦の関
係である。例えば、約80℃の蒸着角度に於ては、
段差部に隣接する部分の厚さと水平な表面上の部
分の厚さとの比は約5.7：１である。蒸着等の方
向性を有する方法により付着され得る全ての金属
が用いられる。好ましい金属は、アルミニウム及
び金等である。
典型的な適用例に於ては、段差部に隣接して約
100乃至約5000Åの厚さが得られる様に金属層が
付着される。段差部に隣接する部分の金属層の厚
さは、該段差部の高さに略等しいことが好まし
く、水平な表面上の部分の金属層の厚さの少くと
も２倍、好ましくは少くとも３倍である。或る特
定の実施例に於ては、段差部に隣接して、約700
Åの厚ぎのアルミニウム層が80°の角度で付着さ
れる。その場合、水平な表面上には約120Åの厚
さのアルミニウム層が付着される。
100乃至約5000Åの厚さが得られる様に金属層が
付着される。段差部に隣接する部分の金属層の厚
さは、該段差部の高さに略等しいことが好まし
く、水平な表面上の部分の金属層の厚さの少くと
も２倍、好ましくは少くとも３倍である。或る特
定の実施例に於ては、段差部に隣接して、約700
Åの厚ぎのアルミニウム層が80°の角度で付着さ
れる。その場合、水平な表面上には約120Åの厚
さのアルミニウム層が付着される。
小さな寸法の領域を設けるために、第１Ｄ図に
示されている如く、水平な表面上の部分のアルミ
ニウム層が食刻されて、酸化物層の段差部に隣接
する部分のアルミニウム層が残される。アルミニ
ウム層は段差部に隣接する部分に於てより厚いの
で、水平な表面上の部分のアルミニウム層を食刻
することにより、所望の小さな寸法の領域を設け
るために充分な量のアルミニウム領域が残され
る。更に、段差部に隣接する上記アルミニウム領
域をフオトリソグラフイ技術により保護して、フ
イールド酸化物分離領域３に隣接する部分のアル
ミニウム層が食刻により除去される。しかしなが
ら、所望ならば、フイールド酸化物分離領域３に
隣接する部分のアルミニウム層は、ゲート領域か
ら離れているので、除去されなくてもよい。
示されている如く、水平な表面上の部分のアルミ
ニウム層が食刻されて、酸化物層の段差部に隣接
する部分のアルミニウム層が残される。アルミニ
ウム層は段差部に隣接する部分に於てより厚いの
で、水平な表面上の部分のアルミニウム層を食刻
することにより、所望の小さな寸法の領域を設け
るために充分な量のアルミニウム領域が残され
る。更に、段差部に隣接する上記アルミニウム領
域をフオトリソグラフイ技術により保護して、フ
イールド酸化物分離領域３に隣接する部分のアル
ミニウム層が食刻により除去される。しかしなが
ら、所望ならば、フイールド酸化物分離領域３に
隣接する部分のアルミニウム層は、ゲート領域か
ら離れているので、除去されなくてもよい。
この処理段階に於けるアルミニウム層の食刻
は、初めの食刻の条件について述べた食刻組成物
を用いた短時間の浸漬食刻でもよい。その食刻
は、構造体の段差部から必要以上の除去が行われ
ない様に、或る程度制御されて遅いことが好まし
い。所望ならば、アルミニウム層は、反応性イオ
ン食刻、スパツタリング、又はイオン・ミリング
の技術を用いて食刻されてもよい。
は、初めの食刻の条件について述べた食刻組成物
を用いた短時間の浸漬食刻でもよい。その食刻
は、構造体の段差部から必要以上の除去が行われ
ない様に、或る程度制御されて遅いことが好まし
い。所望ならば、アルミニウム層は、反応性イオ
ン食刻、スパツタリング、又はイオン・ミリング
の技術を用いて食刻されてもよい。
典型的には、残されたアルミニウム領域の長さ
は、最大約5000Åであり、好ましくは少くとも約
100Åである。一般的には、残されるアルミニウ
ム領域の長さは、約150乃至約3000Åであり、通
常約150乃至約500Åである。約100乃至150Åの長
さが、この方法によつて容易に形成される。この
処理段階に於ける素子が第１Ｄ図に示されてい
る。
は、最大約5000Åであり、好ましくは少くとも約
100Åである。一般的には、残されるアルミニウ
ム領域の長さは、約150乃至約3000Åであり、通
常約150乃至約500Åである。約100乃至150Åの長
さが、この方法によつて容易に形成される。この
処理段階に於ける素子が第１Ｄ図に示されてい
る。
本発明の方法に於ては、金属層７が、米国特許
第4359340号明細書に記載されている多結晶シリ
コンの如き材料でなく、角度付けて付着された金
属より成ることが重要である。本発明の方法は、
上記特許明細書に記載の方法よりも、制御が容易
である。多結晶シリコンの食刻は異方性の垂直方
向の食刻であり、その食刻は残されるべき領域の
材料と完全に除去されるべき領域の材料との相対
的な厚さが、本発明の方法により得られる相対的
な厚さには程遠いので、注意深く制御されねばな
らない。所望の幅が小さい程、上記米国特許第
4358340号明細書に記載の方法を制御するために
必要とされる配慮はより大きくなる。
第4359340号明細書に記載されている多結晶シリ
コンの如き材料でなく、角度付けて付着された金
属より成ることが重要である。本発明の方法は、
上記特許明細書に記載の方法よりも、制御が容易
である。多結晶シリコンの食刻は異方性の垂直方
向の食刻であり、その食刻は残されるべき領域の
材料と完全に除去されるべき領域の材料との相対
的な厚さが、本発明の方法により得られる相対的
な厚さには程遠いので、注意深く制御されねばな
らない。所望の幅が小さい程、上記米国特許第
4358340号明細書に記載の方法を制御するために
必要とされる配慮はより大きくなる。
それから、残されているアルミニウム領域７が
該アルミニウム領域により保護されていない酸化
物層５を食刻により除去するためのマスクとして
用いられる。この処理段階に於て用いられる好ま
しい食刻技術は、反応性イオン食刻である。約40
cm3／分のガス流量に於て約25μHgの圧力のCF4
ガスを用いそして約0.073W／cm2の電力密度に等
しい約20Wのパワーを用いた典型的条件による方
向性を有する食刻方法が用いられるべきである。
これらの特定のパラメータは、約160Å／分の食
刻速度を与える。
該アルミニウム領域により保護されていない酸化
物層５を食刻により除去するためのマスクとして
用いられる。この処理段階に於て用いられる好ま
しい食刻技術は、反応性イオン食刻である。約40
cm3／分のガス流量に於て約25μHgの圧力のCF4
ガスを用いそして約0.073W／cm2の電力密度に等
しい約20Wのパワーを用いた典型的条件による方
向性を有する食刻方法が用いられるべきである。
これらの特定のパラメータは、約160Å／分の食
刻速度を与える。
上記反応性イオン食刻に於て、フイールド酸化
物分離領域３が食刻されない様に、該領域３をア
ルミニウムの如き金属で被覆することが望まし
い。しかしながら、上記領域３は素子領域に於け
る酸化物層５よりも相当に厚く、アルミニウムの
如き金属で被覆されていなくても、方向性を有す
る反応性イオン食刻が完了した後も残されている
ので、該領域３上に金属の被膜を設けなくてもよ
い。第１Ｅ図に示されている如く、二酸化シリコ
ン層５がシリコン基板２に達する迄食刻される。
物分離領域３が食刻されない様に、該領域３をア
ルミニウムの如き金属で被覆することが望まし
い。しかしながら、上記領域３は素子領域に於け
る酸化物層５よりも相当に厚く、アルミニウムの
如き金属で被覆されていなくても、方向性を有す
る反応性イオン食刻が完了した後も残されている
ので、該領域３上に金属の被膜を設けなくてもよ
い。第１Ｅ図に示されている如く、二酸化シリコ
ン層５がシリコン基板２に達する迄食刻される。
次に、アルミニウム領域７が化学的食刻等によ
り除去されて、第１Ｆ図に示されている如く、二
酸化シリコン領域５が残される。アルミニウム領
域７は、約１容量部の硝酸、約４容量部の水、及
び約20容量部の燐酸を含む組成物の如き食刻液を
用いて除去される。その様な食刻は、室温に於
て、約26Å／秒の速度で行われる。
り除去されて、第１Ｆ図に示されている如く、二
酸化シリコン領域５が残される。アルミニウム領
域７は、約１容量部の硝酸、約４容量部の水、及
び約20容量部の燐酸を含む組成物の如き食刻液を
用いて除去される。その様な食刻は、室温に於
て、約26Å／秒の速度で行われる。
少くとも約150Åであり、通常は二酸化シリコ
ン領域５の厚さの約半分を超えない、薄い、高濃
度にドープされたN+型シリコン層８，９及び１
０が、二酸化シリコン領域５の両側及び上部に付
着される。ドープされたシリコン層８及び９は二
酸化シリコン領域５の側壁を完全に被覆せず、二
酸化シリコン領域５の上部のドープされたシリコ
ン層１０上を電気的に短絡させず、従つて第１Ｆ
図に示される如き構造体が得られる。
ン領域５の厚さの約半分を超えない、薄い、高濃
度にドープされたN+型シリコン層８，９及び１
０が、二酸化シリコン領域５の両側及び上部に付
着される。ドープされたシリコン層８及び９は二
酸化シリコン領域５の側壁を完全に被覆せず、二
酸化シリコン領域５の上部のドープされたシリコ
ン層１０上を電気的に短絡させず、従つて第１Ｆ
図に示される如き構造体が得られる。
ドープされたシリコン層８，９及び１０は、非
晶質シリコン又は多結晶シリコンを設ける従来の
蒸着により形成され、それらは約700℃の温度に
加熱することにより多結晶シリコンに再結晶化さ
れる。更に、ドープされたシリコン層８，９及び
１０は、真空中で700℃以上の温度に於て行われ
るシリコン分子ビーム・エピタキシヤル技術によ
つて形成されてもよい。分子ビーム・エピタキシ
ヤル技術は、単結晶シリコン層が露出されている
シリコン表面上のみにエピタキシヤルに成長され
る蒸着による、方向性を有する被覆技術である。
二酸化シリコン表面上には、多結晶シリコンが形
成される。その様な方法に於ては、単結晶シリコ
ンのソース領域８及びドレイン領域９が形成さ
れ、ゲート領域のシリコン層１０は多結晶シリコ
ンになる。又は、シリコン層８及び９は、SIO2
領域が清浄であれば、シリコン表面上にのみシリ
コンが設けられる化学的気相付着によつて設けら
れてもよい。
晶質シリコン又は多結晶シリコンを設ける従来の
蒸着により形成され、それらは約700℃の温度に
加熱することにより多結晶シリコンに再結晶化さ
れる。更に、ドープされたシリコン層８，９及び
１０は、真空中で700℃以上の温度に於て行われ
るシリコン分子ビーム・エピタキシヤル技術によ
つて形成されてもよい。分子ビーム・エピタキシ
ヤル技術は、単結晶シリコン層が露出されている
シリコン表面上のみにエピタキシヤルに成長され
る蒸着による、方向性を有する被覆技術である。
二酸化シリコン表面上には、多結晶シリコンが形
成される。その様な方法に於ては、単結晶シリコ
ンのソース領域８及びドレイン領域９が形成さ
れ、ゲート領域のシリコン層１０は多結晶シリコ
ンになる。又は、シリコン層８及び９は、SIO2
領域が清浄であれば、シリコン表面上にのみシリ
コンが設けられる化学的気相付着によつて設けら
れてもよい。
この技術に於ては、ゲート領域１０は、次の処
理工程に於て高導電性相互接続体を設ける際に同
時に設けられてもよい。上記のソース及びドレイ
ン領域の形成方法は、極めて短かい素子の形成を
可能にし、従来のドーピング方法（例えば、イオ
ン注入及び熱拡散）は、ゲート領域の下により多
量のドパントの拡散を生じる。従つて、ゲート領
域が短かすぎる場合には、従来の技術を用いたと
き、ソース及びドレイン領域間に短絡路が生じて
しまう。
理工程に於て高導電性相互接続体を設ける際に同
時に設けられてもよい。上記のソース及びドレイ
ン領域の形成方法は、極めて短かい素子の形成を
可能にし、従来のドーピング方法（例えば、イオ
ン注入及び熱拡散）は、ゲート領域の下により多
量のドパントの拡散を生じる。従つて、ゲート領
域が短かすぎる場合には、従来の技術を用いたと
き、ソース及びドレイン領域間に短絡路が生じて
しまう。
それから、第１Ｇ図に示される如く、高導電性
相互接続体１１が、蒸着等の周知の技術によりソ
ース、ドレイン及びゲート領域に設けられる。高
導電性相互接続体は、例えば、アルミニウムの如
き金属又は好ましくは金属付着後に焼結されるこ
とにより形成された金属珪化物より成る。
相互接続体１１が、蒸着等の周知の技術によりソ
ース、ドレイン及びゲート領域に設けられる。高
導電性相互接続体は、例えば、アルミニウムの如
き金属又は好ましくは金属付着後に焼結されるこ
とにより形成された金属珪化物より成る。
次に、フオトレジスト層（図示せず）が構造体
に付着され、所定のマスク・パターンを用いて紫
外線で露光され、露光領域が溶解される。それか
ら、上記フオトレジスト層で保護されていない導
電性材料の部分が除去される様に、上記構造体が
処理される。
に付着され、所定のマスク・パターンを用いて紫
外線で露光され、露光領域が溶解される。それか
ら、上記フオトレジスト層で保護されていない導
電性材料の部分が除去される様に、上記構造体が
処理される。
第２Ａ図乃至第２Ｉ図は、本発明の方法の第２
実施例を示している。第２Ａ図乃至第２Ｆ図に示
されている処理工程は前述の第１Ａ図乃至第１Ｆ
図に於ける第１実施例の場合と全く同様である。
それらの図に於て、第１実施例の場合に対処する
第２実施例の場合の参照番号は、ダツシユ記号を
付して示されている。
実施例を示している。第２Ａ図乃至第２Ｆ図に示
されている処理工程は前述の第１Ａ図乃至第１Ｆ
図に於ける第１実施例の場合と全く同様である。
それらの図に於て、第１実施例の場合に対処する
第２実施例の場合の参照番号は、ダツシユ記号を
付して示されている。
第２Ｇ図に於て、第２Ｆ図の二酸化シリコン領
域５′が化学的食刻等により除去され、それとと
もに該二酸化シリコン領域上に存在しているN+
型多結晶シリコン層１０′がリフト・オフされる。
例えば、二酸化シリコン領域５′は、緩衝された
弗化水素酸の溶液を用いて食刻される。
域５′が化学的食刻等により除去され、それとと
もに該二酸化シリコン領域上に存在しているN+
型多結晶シリコン層１０′がリフト・オフされる。
例えば、二酸化シリコン領域５′は、緩衝された
弗化水素酸の溶液を用いて食刻される。
フイールド酸化物分離領域３′は二酸化シリコ
ン領域５′よりも相当に厚いので、二酸化シリコ
ン領域５′の食刻が相当な量の分離領域３′を除去
することはない。所望ならば、分離領域３′が二
酸化シリコン領域５′の食刻中に従来のフオトリ
ソグラフイ技術により保護されてもよい。
ン領域５′よりも相当に厚いので、二酸化シリコ
ン領域５′の食刻が相当な量の分離領域３′を除去
することはない。所望ならば、分離領域３′が二
酸化シリコン領域５′の食刻中に従来のフオトリ
ソグラフイ技術により保護されてもよい。
第２Ｈ図に於て、所望のゲート酸化物層１２を
設けるために、シリコン表面２′、８′及び９′が
酸化される。本発明の方法の利点は、ゲート酸化
物層１２が約50乃至約100Åに比較的薄く形成さ
れそしてソース及びドレイン接点が比較的低抵抗
に形成されることである。これは、素子が論理回
路に於て働くために充分に低いゲート電圧でスイ
ツチングされることを可能にする。
設けるために、シリコン表面２′、８′及び９′が
酸化される。本発明の方法の利点は、ゲート酸化
物層１２が約50乃至約100Åに比較的薄く形成さ
れそしてソース及びドレイン接点が比較的低抵抗
に形成されることである。これは、素子が論理回
路に於て働くために充分に低いゲート電圧でスイ
ツチングされることを可能にする。
第２Ｉ図に於て、高導電性相互接続体１１′が、
ソース領域８′、ドレイン領域９′、及びゲート領
域１３に接続される。
ソース領域８′、ドレイン領域９′、及びゲート領
域１３に接続される。
高導電性相互接続体１１′は、構造体にフオト
レジスト層を付着することによつて形成される。
上記フオトレジスト層が、リソグラフイ・マス
ク・パターンを用いて紫外線で露光され、その露
光領域が溶解される。次に、上記フオトレジスト
層で保護されていない部分の酸化物層１２が除去
される様に、上記構造体が処理される。例えば、
FETのソース及びドレイン領域に電気的接続が
設けられる様に酸化物層１２中に接点開孔又は貫
通孔を形成するために、上記構造体が緩衝された
弗化水素酸の溶液中に浸漬される。食刻された二
酸化シリコン層上に残されているフオトレジスト
層が、適当な溶剤中に溶解されることにより除去
される。
レジスト層を付着することによつて形成される。
上記フオトレジスト層が、リソグラフイ・マス
ク・パターンを用いて紫外線で露光され、その露
光領域が溶解される。次に、上記フオトレジスト
層で保護されていない部分の酸化物層１２が除去
される様に、上記構造体が処理される。例えば、
FETのソース及びドレイン領域に電気的接続が
設けられる様に酸化物層１２中に接点開孔又は貫
通孔を形成するために、上記構造体が緩衝された
弗化水素酸の溶液中に浸漬される。食刻された二
酸化シリコン層上に残されているフオトレジスト
層が、適当な溶剤中に溶解されることにより除去
される。
次に、高導電性相互接続体１１′のための材料、
好ましくは金属が付着されて、相互接続パターン
が画成される。相互接続体のために一般に用いら
れている高導電性材料はアルミニウムである。ア
ルミニウムの如き高導電性材料は、スパツタリン
グにより又は好ましくは蒸着により付着される。
好ましくは金属が付着されて、相互接続パターン
が画成される。相互接続体のために一般に用いら
れている高導電性材料はアルミニウムである。ア
ルミニウムの如き高導電性材料は、スパツタリン
グにより又は好ましくは蒸着により付着される。
それから、フオトレジスト層（図示せず）が構
造体に付着される。上記フオトレジスト層が所定
のマスク・パターンを用いて紫外線で露光され、
露光領域が溶解される。上記フオトレジスト層で
保護されていない高導電性材料の部分が除去され
る様に、上記構造体が処理される。ゲート領域１
３に電気接点を形成する際に、一部の僅かな金属
が側壁上に存在している場合には、それらは短時
間の浸漬食刻によつて容易に除去される。
造体に付着される。上記フオトレジスト層が所定
のマスク・パターンを用いて紫外線で露光され、
露光領域が溶解される。上記フオトレジスト層で
保護されていない高導電性材料の部分が除去され
る様に、上記構造体が処理される。ゲート領域１
３に電気接点を形成する際に、一部の僅かな金属
が側壁上に存在している場合には、それらは短時
間の浸漬食刻によつて容易に除去される。
第１Ａ図乃至第１Ｇ図は本発明の方法の第１実
施例の種々の処理の段階に於けるFETを示す概
略図、第２Ａ図乃至第２Ｉ図は本発明の方法の第
２実施例の種々の処理段階に於けるFETを示す
概略図である。 ２，２′……Ｐ型シリコン基板、３，３′……フ
イールド酸化物分離領域、５，５′，１２……酸
化物（二酸化シリコン）層（領域）、６，６′……
マスク層、７，７′……金属層（領域）、８，８′，
９，９′……ドープされたN+型シリコン層（ソー
ス及びドレイン領域）、１０……ドープされたN+
型シリコン層（ゲート領域）、１１，１１′……高
導電性相互接続体、１０′……ドープされたN+型
シリコン層、１３……ゲート領域。
施例の種々の処理の段階に於けるFETを示す概
略図、第２Ａ図乃至第２Ｉ図は本発明の方法の第
２実施例の種々の処理段階に於けるFETを示す
概略図である。 ２，２′……Ｐ型シリコン基板、３，３′……フ
イールド酸化物分離領域、５，５′，１２……酸
化物（二酸化シリコン）層（領域）、６，６′……
マスク層、７，７′……金属層（領域）、８，８′，
９，９′……ドープされたN+型シリコン層（ソー
ス及びドレイン領域）、１０……ドープされたN+
型シリコン層（ゲート領域）、１１，１１′……高
導電性相互接続体、１０′……ドープされたN+型
シリコン層、１３……ゲート領域。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上の絶縁体層中に垂直な段差部を
設け、 上記絶縁体層の水平な表面上よりも上記の垂直
な段差部に隣接してより厚く付着させるために充
分な角度で蒸着することにより、金属層を上記段
差部に付着し、 上記段差部に隣接してより厚く付着させた部分
を残すように上記金属層を選択的に除去して金属
領域を形成し、 上記金属領域によりマスクされていない部分の
上記絶縁体層を上記基板に達する迄食刻すること
により、絶縁体領域を形成し、 上記絶縁体領域の両側及び上部に於ける水平な
表面上にソース、ドレイン及びゲート領域を画成
する材料の層を付着することを含む、自己整合さ
れたゲート領域を有する電界効果トランジスタの
形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/501,463 US4587709A (en) | 1983-06-06 | 1983-06-06 | Method of making short channel IGFET |
| US501463 | 1983-06-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS603158A JPS603158A (ja) | 1985-01-09 |
| JPH0523056B2 true JPH0523056B2 (ja) | 1993-03-31 |
Family
ID=23993657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59020135A Granted JPS603158A (ja) | 1983-06-06 | 1984-02-08 | 電界効果トランジスタの形成方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4587709A (ja) |
| EP (1) | EP0127814B1 (ja) |
| JP (1) | JPS603158A (ja) |
| DE (1) | DE3467832D1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3602461A1 (de) * | 1986-01-28 | 1987-07-30 | Telefunken Electronic Gmbh | Verfahren zum herstellen eines sperrschicht-feldeffekttransistors |
| US4689869A (en) * | 1986-04-07 | 1987-09-01 | International Business Machines Corporation | Fabrication of insulated gate gallium arsenide FET with self-aligned source/drain and submicron channel length |
| EP0416141A1 (de) * | 1989-09-04 | 1991-03-13 | Siemens Aktiengesellschaft | Verfahren zur Herstellung eines FET mit asymmetrisch angeordnetem Gate-Bereich |
| US5168072A (en) * | 1990-10-12 | 1992-12-01 | Texas Instruments Incorporated | Method of fabricating an high-performance insulated-gate field-effect transistor |
| US6127242A (en) * | 1994-02-10 | 2000-10-03 | Micron Technology, Inc. | Method for semiconductor device isolation using oxygen and nitrogen ion implantations to reduce lateral encroachment |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3837935A (en) * | 1971-05-28 | 1974-09-24 | Fujitsu Ltd | Semiconductor devices and method of manufacturing the same |
| US4287660A (en) * | 1974-05-21 | 1981-09-08 | U.S. Philips Corporation | Methods of manufacturing semiconductor devices |
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| US4037308A (en) * | 1975-03-21 | 1977-07-26 | Bell Telephone Laboratories, Incorporated | Methods for making transistor structures |
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| US4313782A (en) * | 1979-11-14 | 1982-02-02 | Rca Corporation | Method of manufacturing submicron channel transistors |
| US4377899A (en) * | 1979-11-19 | 1983-03-29 | Sumitomo Electric Industries, Ltd. | Method of manufacturing Schottky field-effect transistors utilizing shadow masking |
| US4312680A (en) * | 1980-03-31 | 1982-01-26 | Rca Corporation | Method of manufacturing submicron channel transistors |
| US4358340A (en) * | 1980-07-14 | 1982-11-09 | Texas Instruments Incorporated | Submicron patterning without using submicron lithographic technique |
| NL188432C (nl) * | 1980-12-26 | 1992-06-16 | Nippon Telegraph & Telephone | Werkwijze voor het vervaardigen van een mosfet. |
| US4471524A (en) * | 1982-06-01 | 1984-09-18 | At&T Bell Laboratories | Method for manufacturing an insulated gate field effect transistor device |
| US4450620A (en) * | 1983-02-18 | 1984-05-29 | Bell Telephone Laboratories, Incorporated | Fabrication of MOS integrated circuit devices |
-
1983
- 1983-06-06 US US06/501,463 patent/US4587709A/en not_active Expired - Lifetime
-
1984
- 1984-02-08 JP JP59020135A patent/JPS603158A/ja active Granted
- 1984-05-16 EP EP84105543A patent/EP0127814B1/en not_active Expired
- 1984-05-16 DE DE8484105543T patent/DE3467832D1/de not_active Expired
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS57204172A (en) * | 1981-06-08 | 1982-12-14 | Ibm | Field effect transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3467832D1 (en) | 1988-01-07 |
| JPS603158A (ja) | 1985-01-09 |
| US4587709A (en) | 1986-05-13 |
| EP0127814B1 (en) | 1987-11-25 |
| EP0127814A1 (en) | 1984-12-12 |
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