JPS6111800Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案はマイクロ・プログラム制御装置におけ
る待ち時間制御方式に関するのである。

マイクロ・プログラムによるデータ処理の過程
においては、プログラムの進行を止めてある時間
待つことがしばしば必要になる。そのために待ち
時間を規定する装置が用いられる。従来の待ち時
間規定装置としては、時計カウンタにデコーダを
組合わせ、マイクロ・プログラムの待ち開始とと
もに計時を開始するカウンタの計数値をデコーダ
で判別し、規定時間に達したときデコーダから待
ち解除信号を発生させるようにしたものがある。
このような従来の装置においては、規定時間はデ
コーダによつて決まるので、いくつかの異なる規
定時間を設ける場合にはデコーダ回路が複雑にな
り、また一旦決めた規定時間を変更するのは困難
である。

本考案の目的は、構成が簡単で、規定時間が任
意に変えられ、かつマイクロ命令のビツト数の増
加をきたさない待ち時間制御方式を提供すること
にある。

本考案の方式は、マイクロ命令の１つのフイー
ルドを規定時間フイールドと他の機能のフイール
ドとで時間割多重使用し、マイクロ・プログラム
が待ちに入つたときは計時カウンタの計数値をマ
イクロ命令中の規定時間値とをエクスクルーシ
ブ・ノア回路で比較し、両者が一致したときＤタ
イプ・フリツプ・フロツプ回路の出力によつて待
ち解除を行うようにしたものである。

以下図面によつて本考案を説明する。図は本考
案実施例の概念的構成図である。図において、１
はデータ・レジスタ、２，３，４はアンドゲー
ト、５は計時カウンタ、６１〜６９はエクスクル
ーシブ・ノアゲート、７はＤタイプ・フリツプフ
ロツプ回路である。

データ・レジスタ１にはマイクロ・プログラム
貯蔵器（ROM図略）から読出されたマイクロ命
令がセツトされる。図ではデータ・レジスタ１は
14ビツト目から26ビツト目までの部分が示されて
いる。14ビツト目の内容はアンドゲート２に開閉
制御信号として与えられ、15ビツト目から23ビツ
ト目までの内容はアンドゲート２に入力信号とし
て与えられる。アンドゲート２の出力信号は各ビ
ツトごとにエクスクルーシブ・ノアゲート６１〜
６９の一方の入力端子にそれぞれ与えられる。エ
クスクルーシブ・ノアゲート６１〜６９の他方の
入力端子には計時カウンタ５の計数値がビツトご
とに与えられる。計時カウンタ５にはタイミング
回路（図略）からクロツク・パルスCPが与えら
れ、制御回路（図略）からリセツト・パルスが与
えられる。

エクスクルーシブ・ノアゲート６１〜６９はオ
ープン・コレクタ形のものであつて、その出力端
子は共通接続されてＤタイプ・フリツプ・フロツ
プ回路７のＤ端子に接続されるとともに、抵抗を
通じて“Ｈ”レベルの電圧源に接続される。エク
スクルーシブ・ノアゲート６１〜６９の共通出力
端子は、アンドゲート２から与えられた信号すな
わちデータ・レジスタ１の15〜23ビツトの内容と
計時カウンタ５の計数値とが一致したときに
“Ｈ”となり、不一致のとき“Ｌ”となる。Ｄタ
イプ・フリツプ・フロツプ回路７はCP端子に与
えられるクロツク・パルスに同期してＤ端子のレ
ベルに応じてセツトされる。Ｄタイプ・フリツ
プ・フロツプ回路７のＱ出力は待ち（WAIT）解
除情報として制御回路に与えられる。エクスクル
ーシブ・ノアゲート６１〜６９とＤタイプ・フリ
ツプ・フロツプ回路７とで一致検出回路を構成す
る。

データ・レジスタ１の15〜18ビツトの内容およ
び19〜23ビツトの内容はまたアンドゲート４およ
び３にそれぞれ入力信号として与えられる。これ
らアンドゲート３，４はそれぞれ制御回路の指令
によつて開閉され、データ・レジスタ１の内容を
制御対象に出力する。ここではアンドゲート３の
出力信号がマイクロ・プログラムのアドレス修飾
情報、アンドゲート４の出力信号が事象選択情報
の例を示してある。

データ・レジスタ１にセツトされるマイクロ命
令の15ビツト目から23ビツト目までのフイールド
は、規定時間フイールドと事象選択フイールド
（15〜18ビツト）またはアドレス修飾フイールド
（19〜23ビツト）とによつて時分割多重使用され
る。このフイールドが規定時間フイールドである
か否かは14ビツト目の情報によつて識別される。
すなわちこの情報が“Ｉ”のときは規定時間フイ
ールドであり、“Ｏ”のときは事象選択フイール
ドとアドレス修飾フイールドである。

このように構成された装置の動作は次のとおり
である。データ・レジスタ１にはマイクロ・プロ
グラム貯蔵器から読出されたマイクロ命令が次々
にセツトされる。常時は15〜23ビツトは事象待ち
フイールドおよびアドレス修飾フイールドであつ
て、14ビツト目の内容が“Ｏ”であるから、アン
ドゲート２は閉じられており、代わりに制御信号
によつてアンドゲート３，４が開きアドレス修飾
情報および事象選択情報がそれぞれ出力される。

マイクロ・プログラムが時間待ちに入る段階に
達すると、データ・レジスタ１の15〜23ビツトに
規定時間情報がセツトされ、かつ14ビツト目には
“Ｉ”がセツトされて、マイクロ・プログラムの
進行が止まる（WAIT）。そうするとアンドゲー
ト２が開いてデータ・レジスタ１の15〜23ビツト
の内容すなわち規定時間情報がエクスクルーシ
ブ・ノアゲート６１〜６９に与えられる。このと
き制御回路の信号により計時カウンタ５はリセツ
トされ、かつアンドゲート３，４は閉じられる。

計時カウンタ５はクロツク・パルスCPを計数
し、その計数値が零から増加する。やがて計時カ
ウンタ５の計数値がデータ・レジスタ１内の規定
時間値に一致すると、エクスクルーシブ・ノアゲ
ート６１〜６９の共通出力端子が“Ｈ”となるの
で、Ｄタイプ・フリツプ・フロツプ回路７はクロ
ツク・パルスに同期してセツトされ、Ｑ出力が
“Ｈ”となる。これによつて待ち解除情報が発生
し、停止していたマイクロ・プログラムが進行を
再開する。すなわちマイクロ・プログラムはマイ
クロ命令によつて与えられた規定時間だけ進行が
止められる。

このような本考案によれば、規定時間はマイク
ロ・プログラムによつて与えられ、従来のように
デコーダによつては与えられないので、時間規定
装置の構成が簡単になる。また任意の規定時間を
容易に定めることができ、かつ一旦定めた規定時
間を変更することは容易である。またマイクロ命
令の１つのフイールドを、規定時間フイールドと
他の機能のフイールドとで時分割多重使用してい
るので、規定時間用情報を設けたことによるマイ
クロ命令のビツト数の増加を招かない。

【図面の簡単な説明】

図は本考案実施例の概念的構成図である。 １……データ・レジスタ、２……第１のアンド
ゲート、３……第２のアンドゲート、４……第３
のアンドゲート、５……計時カウンタ、６１〜６
９……エクスクルーシブ・ノアゲート、７……Ｄ
タイプ・フリツプ・フロツプ回路。

Claims (1)

1. 【実用新案登録請求の範囲】 マイクロ・プログラム貯蔵器から規定時間フイ
   ールドと事象選択フイールド、アドレス修飾フイ
   ールドとで時分割多重使用されるマイクロ命令が
   セツトされるデータ・レジスタと、 マイクロ命令が規定時間フイールドを表わす際
   は規定時間フイールドを規定時間情報として出力
   する第１のアンドゲートと、 マイクロ・プログラムが待ち状態になつた時に
   リセツトされてクロツク・パルスを計数する計時
   カウンタと、 前記第１のアンドゲートからの規定時間情報が
   一方の入力に与えられ前記計時カウンタからの計
   数値出力が他方の入力に与えられ両方の入力が一
   致したときに一致信号を出力するオープン・コレ
   クタ形のエクスクルーシブ・ノア回路と、 このエクスクルーシブ・ノア回路の出力がＤ端
   子に与えられたクロツク・パルスに同期してセツ
   トされて待ち解除情報を出力するＤタイプ・フリ
   ツプフロツプ回路と、 マイクロ命令が事象選択フイールド、アドレス
   修飾フイールドを表わす際、アドレス修飾フイー
   ルドをアドレス修飾情報として出力する第２のア
   ンドゲートと、事象選択フイールドを事象選択情
   報として出力する第３のアンドゲートと、 を具備するマイクロ・プログラム制御装置にお
   ける待ち時間制御方式。