JP2778066B2 - キャプチャ機構を有するマイクロプロセッサ - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明はマイクロプロセッサの構成に関し、特に、プ
ロセッサの命令の実行サイクルとは非同期で到来する外
部入力信号に対する処理能力の高いマイクロプロセッサ
に関するものである。

従来の技術 近年、ノイマン方式のマイクロプロセッサはあるゆる
方面で多用されており、その構成としては、データを格
納するメモリ手段（データメモリまたはRAMと呼ばれ
る。）と、データの演算を実行する演算手段（ALUと呼
ばれる。）と、逐次実行すべき命令を格納し、その命令
に基づいて前記メモリ手段と前記演算手段の動作をコン
トロールする命令実行手段（一般にはプログラムメモリ
とアドレスカウンタならびにインストラクションデコー
ダにより構成される。）を備えていることに特徴づけら
れる。また、その代表的な構成が特公昭58−33584号公
報（以下、文献１と略記する）に示されている。

ところで、前記文献１に示されるようなノイマン方式
のマイクロプロセッサは、あらかじめ定められた順序に
したがってデータの処理を実行していくために、非同期
で入力される外部信号のエッジタイミングの取り込みが
遅くなるという問題を有している。これを解決するため
に、従来は割り込み手段が多用されてきたが、この方法
はオーバーヘッド（割り込み処理ルーチンを開始するま
での手続きに伴うロス）や、外部信号のソースが多い場
合の多重処理の難しさが問題になる。このような問題に
対して、特願昭第60−209159号あるいは特願昭第61−21
0960号において、インプットキャプチャ機構の具体的な
構成方法が提案されている。これは、基準クロックをカ
ウントするタイムベースカウンタと、外部信号のエッジ
が到来したときに前記タイムベースカウンタの出力をキ
ャプチャレジスタに転送するキャプチャコントローラを
備えたものであり、外部信号の到来タイミングを正確に
測定することができる。

発明が解決しようとする課題 しかしながら、このような従来のインプットキャプチ
ャ機構によればキャプチャレジスタの出力を読み込むと
きには次のような手続きを踏まなければならない。すな
わちプログラム中で各々のキャプチャフラグの状態を調
べ、セットされていればそのキャプチャフラグをリセッ
トした後にそのキャプチャフラグに対応した各々のキャ
プチャレジスタの出力をメモリ手段に転送する。各々の
キャプチャフラグがリセットされていれば、前回に読み
込みが終了していると判断され、次の処理に移行する。
ここで、各々のキャプチャフラグをリセットするのに少
なくとも２命令サイクル実行期間を要するためプログラ
ムの増大に伴ないソフトウェアに負担がかかるという問
題点を有している。

ところで、割り込み処理機構やキャプチャ機構はもと
もと要求駆動型の処理機構であり、いずれも外部信号の
リーディングエッジ（前縁）が到来して初めれ処理が開
始される。したがって、何らかなアクシデントによって
リーディングエッジが到来しなくなった場合、はなはだ
不都合な事態が発生する。例えば、マイクロプロセッサ
を用いてモータの回転速度をコントロールする場合、一
般的には、モータの回転検出信号のリーディングエッジ
の間隔を計測することによってモータの回転速度の変化
を監視しているが、モータが故障して始めから回転しな
い場合には、リーディングエッジが永久に到来せず、時
限タイマーなどを併用しないかぎり、モータが回転して
いないことすら検知できない。この種の問題は、モータ
が正常であっても、モータが定速回転するようにコント
ロールする系統と、モータに起動・停止の指令を与える
系統が異なっている場合にも発生する。例えば、家庭用
のVTRには磁気テープを定速走行させるためのキャプス
タンモータが搭載されているが、このモータが一定の回
転速度で回転するようにコントロールするのはサーボコ
ントローラであり、これに対してシステムコントローラ
と呼ばれるマイクロプロセッサがモータの起動・停止の
指定信号をモータドライバに送出する。このため、シス
テムコントローラからモータドライバに起動指令信号が
送出されたときに、サーボコントローラがモータドライ
バに対してモータを回転させるのに必要な出力電圧を供
給していなければ、キャプスタンモータは起動せず、回
転検出信号のリーディングエッジも到来しない。

このような課題に対して本発明は、ソフトウェアに負
担をかけずに外部信号の到来時刻を正確に検出し、か
つ、外部信号が入力され得ない状況においても外部信号
が到来していないことを自ら検出することが可能なキャ
プチャ機構を有するマイクロプロセッサを提供すること
を目的とする。

課題を解決するための手段 前記した問題点を解決するために本発明のキャプチャ
機構を有するマイクロプロセッサは、基準クロックをカ
ウントするタイムベースカウンタと、データを格納する
メモリ手段と、データの演算を実行する演算手段と、前
記メモリ手段と前記演算手段を連結するデータバスと、
逐次実行すべき命令を格納し、その命令に基づいて前記
メモリ手段と前記演算手段の動作をコントロールする命
令実行手段と、外部信号の到来時に前記タイムベースカ
ウンタの出力を取り込むとともに信号入力判別フラグを
セットし、前記命令実行手段からの第１の命令によっ
て、取り込まれた結果を前記データバスに送出するとと
もに前記信号入力判別フラグをリセットするキャプチャ
回路と、前記命令実行手段からの第２の命令によって任
意の時点の前記タイムベースカウンタの出力を前記デー
タバスに送出するスイッチ手段とを備え、第２の命令を
基に外部信号が到来していないことを検出することを特
徴とするものである。

作用 このような特徴を有する本発明によれば、キャプチャ
回路は外部信号の到来時にタイムベースカウンタの出力
を取り込んで信号入力判別フラグをセットしている。そ
して命令実行手段からの第１の命令によってタイムベー
スカウンタの出力をデータバスに送出し信号入力判別フ
ラグをリセットするようにしており、また、命令実行手
段からの第２の命令によって任意に時間にスイッチ手段
を介してタイムベースカウンタの出力をデータベースバ
スに送出するようにしている。

実施例 以下、本発明の実施例について図面を参照しながら説
明する。

第１図は本発明の一実施例におけるマイクロプロセッ
サのブロック構成図を示したものである。本発明による
マイクロプロセッサはデータを格納するメモリ手段とし
てレジスタ100およびランダムアクセスメモリ（以下、R
AMと略記する。）200と、データの算術および論理演算
を実行する演算手段である演算器（以下、ALUと略記す
る。）300と、レジスタ100,RAM200とALU300を連結する
データバス350を有している。更に、このマイクロプロ
セッサは逐次実行すべき命令を格納し、その命令に基づ
いてコントロールバス450を介して前記レジスタ100およ
び前記RAM200と前記ALU300の動作をコントロールする命
令実行手段である命令実行回路400と、クロック端子10
に印加される基準クロックをカウントするタイムベース
カウンタ（TBC）500と、カウンタバス550を介して前記
タイムベースカウンタ500の出力が供給され、その出力
データがデータバス350に送出されるキャプチャレジス
タブロック700と、外部信号入力端子20,30,40,50,60,70
に印加され、それぞれ異なった発生源を持つ６種類の外
部信号のエッジが到来したときに前記タイムベースカウ
ンタ500の出力を前記キャプチャレジスタブロック700に
転送するキャプチャコントローラ800と、前記コントロ
ールバス450からの指令によって前記タイムベースカウ
ンタ500の出力を前記データバス350に送出するスイッチ
手段であるスイッチ回路600を備えている。また、前記
クロック端子10に印加される基準クロックはタイミング
ジェネレータ（TG）900を介して前記命令実行回路400に
供給され、前記データバス350には前記レジスタ100,前
記RAM200,前記ALU300,前記スイッチ回路600,前記キャプ
チャレジスタブロック700のほかに、読出し専用のメモ
リ（以下、ROMと略記する。）1000,I/Oポート1100,A−
Ｄ変換器1200,D−Ａ変換器1300が接続され、さらに、前
記RAM200および前記ROM1000はそれぞれアドレスデコー
ダ250,1050を有している。

なお、前記キャプチャコントローラ800と前記キャプ
チャレジスタブロック700は、外部信号のエッジが到来
したときに前記タイムベースカウンタ500から出力を取
り込むとともに信号入力判別フラグである後述のキャプ
チャフラグをセットし、取り込まれたタイムベースカウ
ンタ500の出力を前記命令実行回路400からの特定の命令
によって前記ALU300もしくは前記レジスタ100あるいは
前記RAM200に送出すると同時に前記命令実行回路400か
らのリセット信号により前記キャプチャフラグがリセッ
トされるキャプチャ回路を構成している。以上のように
構成されたマイクロプロセッサについて、第１図に示し
た構成図と、第２図に示した主要部のタイミングチャー
トによりその動作を説明する。

まず、第２図Ａは第１図のクロック端子10に印加され
るクロック信号波形を示したものであり、第２図B,C,D,
Eはそれぞれタイミングジェネレータ900によって発生さ
れる４相のタイミング信号を示したもので、これらの信
号に同期させて命令実行回路400の令名格納部からの命
令の読出しや、RAM200を始めとする各ブロックからのデ
ータの読出し、さらには、ALU300での演算の実行と演算
結果の各ブロックへの転送などが行われる。また、第２
図Ｆは命令実行回路400によって実行される命令（１サ
イクル命令）のサイクルを示したものである。

一方、外部信号入力端子20,30,40,50,60,70に、第２
図Ｆの命令実行サイクルとは非同期の外部信号が入力さ
れたとき、キャプチャコントローラ800はキャプチャレ
ジスタブロック700に対してその時点のタイムベースカ
ウンタ500のカウント値（出力）を格納する指令信号を
送出する。

第３図は第１図のキャプチャコントローラ800の具体
的な構成例を示した論理回路図であり、外部信号入力端
子20〜70には同一構成のコントロールユニット810〜860
が接続されており、前記コントロールユニット810〜860
はそれぞれ共通の基準クロック入力端子801とキャプチ
ャレジスタブロック700へのデータ転送クロック入力端
子802を有し、さらに、リセット端子811〜861と、フラ
グ出力端子812〜862と、データ転送端子813〜863をそれ
ぞれ有している。第４図は第３図に示したキャプチャコ
ントローラ800を構成するコントローラユニット810の動
作を説明するためのタイミングチャートであり、第４図
Ａは第１図のクロック端子10に印加されるクロック信号
波形であり、第４図Ｂは第４図Ａの信号波形を分周した
信号波形で、この信号が基準クロックとして第３の基準
クロック入力端子801に供給される。また、第４図Ｃは
マスタースレイブ形式のフリップフロップを単位ステー
ジとする同期カウンタによって構成されるタイムベース
カウンタ500のクロック信号波形を示したものであり、
その矢印を付したリーディングエッジにおいて各単位ス
テージのフリップフロップのマスター部の出力が変化
し、トレイリングエッジ（後縁）においてスレイブ部の
出力が変化する。第４図Ｄは第４図ＡおよびＢの信号波
形から作りだされるデータ転送用のクロック信号波形を
示したもので、第３図のデータ転送クロック入力端子80
2に供給される。

さて、第３図の外部信号入力端子20に第４図Ｅに示し
た信号波形が印加されると、時刻t1にそのリーディング
エッジが到来した後、基準クロックの分周出力レベルが
‘1'に移行する時刻t2においてNANDゲート814の出力レ
ベルが第４図Ｆに示す如く‘1'に移行し、さらに、前記
基準クロックの分周出力レベルが‘0'に移行した時刻t3
においてNANDゲート815の出力レベルが第４図Ｇに示す
如く‘1'に移行し続いて、前記基準クロックの分周出力
レベルが再び‘1'に移行する時刻t4には、NANDゲート81
6の出力レベルが第４図Ｈに示す如く‘1'に移行する。
前記NANDゲート814,815,816はいずれも対になる別のNAN
Dゲートと双安定回路を構成しているので、出力レベル
が‘1'に移行すると別のNANDゲート側にリセット信号が
印加されるまではその状態を保持するが、前記NANDゲー
ト816の出力レベルが‘1'に移行した時刻t4で、対にな
るNANDゲート817の出力レベルが‘0'に移行し、ANDゲー
ト818の出力レベルも‘0'に移行するので、前記NANDゲ
ート814,815の出力レベルは‘0'に戻る。

このようにして、外部信号入力端子20に外部信号のリ
ーディングエッジが到来すると、第３図のデータ転送端
子813にはANDゲート819を介して第４図Ｉに示すような
信号波形がキャプチャレジスタブロック700に送出さ
れ、この信号によって第１図のチームベースカウンタ50
0からキャプチャレジスタブロック700への出力の転送が
行われる。なお、前記NANDゲート816の出力信号はフラ
グ出力端子812に送出されて、前記タイムベースカウン
タ500の出力の転送が行われたことを示すキャプチャフ
ラグ信号として利用される。命令実行回路400に格納す
るプログラムの中では、このキャプチャプラグ信号を確
認し、キャプチャレジスタブロック700からデータの読
出しを行なう。なお、キャプチャレジスタブロック700
からデータの読出しは、命令実行回路400によってキャ
プチャレジスタブロック700の特定のレジスタ（RAM200
やROM1000の特定のアドレス指定と同様に、命令によっ
てアドレス指定される。）のデータの読出し命令が実行
されると、コントロールバス450を介してそのレジスタ
の出力側を１命令サイクル実行期間だけ閉状態にせしめ
る制御信号が印加される。このとき同時にコントロール
バス450を介して命令実行回路400よりキャプチャコント
ローラ800の特定のリセット端子（上記特定のアドレス
指定時に特定のリセット端子が選択される）にリセット
信号が印加され、フラグ出力端子の出力レベルは‘0'と
なる。すなわちデータの読出し命令が実行されると特定
のレジスタに対応した816〜866の特定のキャプチャフラ
グがリセットされる。

さて、第１図のスイッチ回路600に対しては命令実行
回路400に格納するプログラムの中から命令サイクルに
同期した任意の時点において開閉操作ができるように構
成されている。すなわち、命令実行回路400によってタ
イムベースカウンタ500のカウントデータの読出し命令
が実行されると、コントロールバス450を介してスイッ
チ回路600を１命令サイクル実行期間だけ閉状態にせし
める制御信号が印加される。このため、キャプチャレジ
スタブロック700からキャプチャ信号が得られなくと
も、いいかえれば、外部信号が到来しなくとも、適当な
インターバルでタイムベースカウンタ500のカウント値
を読みだすことによって、必要とされるタイミングまで
に外部信号の到来の有無を判断することは容易にでき
る。

発明の効果 本発明のキャプチャ機構を有するマイクロプロセッサ
は以上の説明からも明らかなように、基準クロックをカ
ウントするタイムベースカウンタ500と、データを格納
するメモリ手段（実施例ではレジスタ100またはRAM200
によって構成されている。）と、データの演算を実行す
る演算手段（実施例ではALU300によって構成されてい
る。）と、前記メモリ手段と前記演算手段を連結するデ
ータバス350と、逐次実行すべき命令を格納し、その命
令に基づいて前記メモリ手段と前記演算手段の動作をコ
ントロールする命令実行手段（実施例では命令実行回路
400によって構成されている。）と、外部信号の到来時
に前記タイムベースカウンタの出力を取り込むとともに
信号入力判別フラグ（実施例ではフラグ出力端子812〜8
62。）をセットし、前記命令実行手段からの第１の命令
によって、取り込まれたタイムベースカウンタの計数値
を前記データバスに送出するとともに前記信号入力判別
フラグをリセットするキャプチャ回路（実施例ではキャ
プチャコントローラ800とキャプチャレジスタブロック7
00によって構成されている。）と、前記命令実行手段か
らの第２の命令によって任意の時点の前記タイムベース
カウンタの出力を前記データバスに送出するスイッチ手
段（実施例ではスイッチ回路600。）を備えているの
で、プロセッサの命令の実行サイクルとは非同期の外部
入力信号のリーディングエッジの到来時刻を正確に検出
できるとともに、キャプチャフラグを命令実行手段から
の制御信号（リセット制御信号）によりリセットするた
めソフトウェアに負担がかからず、リセット動作もソフ
トウェアで行なうときより速く行なうことができる。さ
らに、リーディングエッジが到来したかどうかを、到来
時刻を検出するための検出機構（タイムベースカウン
タ）を用いて行えるため、ハードウェアの追加を不要に
して、外部入力信号の到来時刻の検出と到来したかどう
かの判別という２つの動作を行うことができるため、大
なる効果を奏する。

【図面の簡単な説明】

第１図は本発明の一実施例におけるマイクロプロセッサ
のブロック構成図、第２図は第１図の主要部のタイミン
グチャート、第３図はキャプチャコントローラの具体的
な論理回路図、第４図は第３図の回路の動作を説明する
ためのタイミングチャートである。 100……レジスタ、200……RAM、300……ALU、350……デ
ータバス、400……命令実行回路、500……タイムベース
カウンタ、600……スイッチ回路、700……キャプチャレ
ジスタブロック、800……キャプチャコントローラ。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−183639（ＪＰ，Ａ) 特公 平５−84545（ＪＰ，Ｂ２) 特公 平７−72890（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H02P 5/00 - 5/52 G06F 15/78 G06F 13/42

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】基準クロック信号をカウントするタイムベ
   ースカウンタと、データを格納するメモリ手段と、デー
   タの演算を実行する演算手段と、前記メモリ手段と前記
   演算手段を連結するデータバスと、逐次実行すべき命令
   を格納し、その命令に基づいて前記メモリ手段と前記演
   算手段の動作をコントロールする命令実行手段と、外部
   信号の到来時に前記タイムベースカウンタの出力を取り
   込むとともに信号入力判別フラグをセットし、前記命令
   実行手段からの第１の命令によって、取り込まれた結果
   を前記データバスに送出するとともに前記信号入力判別
   フラグをリセットするキャプチャ回路と、前記命令実行
   手段からの第２の命令によって任意の時点の前記タイム
   ベースカウンタの出力を前記データバスに送出するスイ
   ッチ手段とを具備し、前記第２の命令を基に前記外部信
   号が到来していないことを検出するキャプチャ機構を有
   するマイクロプロセッサ。