JPS6265298A - Epromの書き込み方式 - Google Patents
Epromの書き込み方式Info
- Publication number
- JPS6265298A JPS6265298A JP60206072A JP20607285A JPS6265298A JP S6265298 A JPS6265298 A JP S6265298A JP 60206072 A JP60206072 A JP 60206072A JP 20607285 A JP20607285 A JP 20607285A JP S6265298 A JPS6265298 A JP S6265298A
- Authority
- JP
- Japan
- Prior art keywords
- write
- address
- signal
- clock
- program counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/32—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Landscapes
- Microcomputers (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
マイコンに内蔵したEFROMの書き込みを内蔵のプロ
グラム・カウンタを利用し、外部から、低速のクロック
を印加するだけで可能とする。
グラム・カウンタを利用し、外部から、低速のクロック
を印加するだけで可能とする。
従来、マイコンに内蔵したEFROMの書き込みを行う
ためには、外部からアドレスを与える必要があった。そ
の構成例を第8図に示してiる。図において、1がEP
ROM、2がワード・ライン・ドライバ、3がプログラ
ム・カウンタである。30プログラム・カウンタは通常
2〜3j#位のマシン・クロックに同期して動作してお
F)、 EPROMの書き込みに必要な50 m1位の
長い周期が得られな−。そのため、第8図のように、マ
ルチプレクサM%、M%φ1、・・・をワード線アドレ
ス側に設け、切シ替え信号CNTLで、CNTL=“1
″の時EPROMの書き込み用のアドレス潮干As・・
・に切シ替え、一方、通常動作時にはCNTL =“0
”としてグログラム・カウンタ5fllに切シ換える。
ためには、外部からアドレスを与える必要があった。そ
の構成例を第8図に示してiる。図において、1がEP
ROM、2がワード・ライン・ドライバ、3がプログラ
ム・カウンタである。30プログラム・カウンタは通常
2〜3j#位のマシン・クロックに同期して動作してお
F)、 EPROMの書き込みに必要な50 m1位の
長い周期が得られな−。そのため、第8図のように、マ
ルチプレクサM%、M%φ1、・・・をワード線アドレ
ス側に設け、切シ替え信号CNTLで、CNTL=“1
″の時EPROMの書き込み用のアドレス潮干As・・
・に切シ替え、一方、通常動作時にはCNTL =“0
”としてグログラム・カウンタ5fllに切シ換える。
しかし、ワンチップマイコンでは、端子数にも制限があ
F)、EFROM書き込みにアドレス端子を確保しなけ
ればならないことは不利である。
F)、EFROM書き込みにアドレス端子を確保しなけ
ればならないことは不利である。
ま九、上記のようにアドレスを内部のプログラム・カウ
ンタからのものとマルチプレクスする必要がめシ、構成
が複雑になるという欠点がある。
ンタからのものとマルチプレクスする必要がめシ、構成
が複雑になるという欠点がある。
本発明においては、外部からWCLKという信号を与え
てプログラム・カウンタをインクリメントしEFROM
の書き込みを行うようにする。第1図に本発明の構成を
図示してあp、EFROMのアドレスを発生するプログ
ラム・カウンタ5とビット線ドライバ4にWCLKを与
える。それによシ、第2図の波形図のように、 WCL
Kの立ち下がシをとらえてプログラム・カウンタ3はア
ドレスAO〜A%を発生し、一方、該アドレスの最下位
ビット信号を互いに重なりのないマシン・クロックφ1
、−2でディレィをとって排他的ORをとシ、アドレス
の切夛替わり時に書き込みデータIO”−1惟がビット
・ライン・ドライバに印加されることを禁止する信号(
BCLK )を生成し、該信号(BCLK )の“L”
レベル印加時には書き込み1に禁止するようにする。
てプログラム・カウンタをインクリメントしEFROM
の書き込みを行うようにする。第1図に本発明の構成を
図示してあp、EFROMのアドレスを発生するプログ
ラム・カウンタ5とビット線ドライバ4にWCLKを与
える。それによシ、第2図の波形図のように、 WCL
Kの立ち下がシをとらえてプログラム・カウンタ3はア
ドレスAO〜A%を発生し、一方、該アドレスの最下位
ビット信号を互いに重なりのないマシン・クロックφ1
、−2でディレィをとって排他的ORをとシ、アドレス
の切夛替わり時に書き込みデータIO”−1惟がビット
・ライン・ドライバに印加されることを禁止する信号(
BCLK )を生成し、該信号(BCLK )の“L”
レベル印加時には書き込み1に禁止するようにする。
本発明によれば、外部から低速のクロックを印加するだ
けで、EFROMの書き込みに必要な長い書き込み周期
を簡単に得ることができ、また次の書き込みアドレスへ
の切り替わり時に間違ったアドレスに書き込まれること
を防止することができる。
けで、EFROMの書き込みに必要な長い書き込み周期
を簡単に得ることができ、また次の書き込みアドレスへ
の切り替わり時に間違ったアドレスに書き込まれること
を防止することができる。
第3図に本発明の実施例のアドレス生成部を示す。図に
おいて、5はプログラム・カウンタ、5は外部FROM
ライト・クロックWCLK(D入力端子、6はクロック
−2で制御されるトランスフトゲート、7はクロック−
1で制御されるトランスファ・ゲート、8はANDゲー
ト、9はNORゲート、(C)と指示するのはp−oh
トランジスタ2段とvs−aA)ランジスタを直列接続
したゲート回路で電源側のp−ah )ランジスタには
NANDゲートの出力信号(A)が接続し、ゲート回路
のp−oh及び5−aA トランジスタのゲートにはそ
れぞれ−2の反転信号と−1が印加される。該ゲート回
路の出力信号の反転信号(j?)はプログラム・カウン
タ3に印加される。なお、φ1、−2は互いに重なシの
ないマシン・クロックである。
おいて、5はプログラム・カウンタ、5は外部FROM
ライト・クロックWCLK(D入力端子、6はクロック
−2で制御されるトランスフトゲート、7はクロック−
1で制御されるトランスファ・ゲート、8はANDゲー
ト、9はNORゲート、(C)と指示するのはp−oh
トランジスタ2段とvs−aA)ランジスタを直列接続
したゲート回路で電源側のp−ah )ランジスタには
NANDゲートの出力信号(A)が接続し、ゲート回路
のp−oh及び5−aA トランジスタのゲートにはそ
れぞれ−2の反転信号と−1が印加される。該ゲート回
路の出力信号の反転信号(j?)はプログラム・カウン
タ3に印加される。なお、φ1、−2は互いに重なシの
ないマシン・クロックである。
プログラム・カウンタ3は通常動作モードにおiてはN
ORゲート?■一方の制御入力信号CNTLはH”とな
してお)、該ゲート9は閉じておシ、インバータ(C)
の反転出力(J)は第4図のようにφ1の立ち上がシで
立ち套がシ、φ2の立ち上がシで立ち下がる信号(B)
がでて、マシン・クロックφ1、φ2に同期してプログ
ラム・カウンタの生成アドレスがインクレメントしてい
くから、これに同期してEPROMがアクセスされる。
ORゲート?■一方の制御入力信号CNTLはH”とな
してお)、該ゲート9は閉じておシ、インバータ(C)
の反転出力(J)は第4図のようにφ1の立ち上がシで
立ち套がシ、φ2の立ち上がシで立ち下がる信号(B)
がでて、マシン・クロックφ1、φ2に同期してプログ
ラム・カウンタの生成アドレスがインクレメントしてい
くから、これに同期してEPROMがアクセスされる。
一方、プログラム時(書き込み動作時)には、制御入力
信号CNTLをnL、となし、NORゲート9を開き、
プログラム・カウンタOクロック・ソースt、cpvの
マシン・クロックφ1、−2かう、外部から印加される
低速クロックwcr、x (周期T=50gm)に切シ
替える。動作は、第4図のタイムチャートに示すように
、 WCLKが立ち下がるとφ2の立ち上がシで立ち上
がシφ1の立ち上が9で終わるような信号(A)が出て
、プログラム・カウンタの入力に(B)のような信号が
印加される。この信号(B) o立ち下がシでプログラ
ム・カラ/りはインクレメントし、アドレス(Ao −
An ) t″生成る。第5図にWCLKの波形と3ビ
ツトのアドレス信号のインクレメントの様子を図示しで
ある。
信号CNTLをnL、となし、NORゲート9を開き、
プログラム・カウンタOクロック・ソースt、cpvの
マシン・クロックφ1、−2かう、外部から印加される
低速クロックwcr、x (周期T=50gm)に切シ
替える。動作は、第4図のタイムチャートに示すように
、 WCLKが立ち下がるとφ2の立ち上がシで立ち上
がシφ1の立ち上が9で終わるような信号(A)が出て
、プログラム・カウンタの入力に(B)のような信号が
印加される。この信号(B) o立ち下がシでプログラ
ム・カラ/りはインクレメントし、アドレス(Ao −
An ) t″生成る。第5図にWCLKの波形と3ビ
ツトのアドレス信号のインクレメントの様子を図示しで
ある。
これによF)、EPROMC)書き込みアドレスの選択
は、外部クロックWCLKに同期して行われる。
は、外部クロックWCLKに同期して行われる。
切シ替え時の誤動作を防ぐマージンを得る。第6図及び
第7図に本発明の実施例のビット・ライントライバ部の
回路と波形図を示している。
第7図に本発明の実施例のビット・ライントライバ部の
回路と波形図を示している。
第6図において、ワード・ラインWLの方は、アドレス
(Ao)で切カ替わる。ここでワード・アドレスはそれ
ぞれφ1、φ2で制御される2段のトランスファ・ゲー
ト12及び13でディレィされ、アドレス・デコーダ1
0でデコードし、選択したワード・ラインWLを駆動す
る。ここで、一つの12FROMのセルが選ばれて、ビ
ット・ライフBLに“H”が加わると、そこに電流が流
て、EFROMに書き込みが行われる。
(Ao)で切カ替わる。ここでワード・アドレスはそれ
ぞれφ1、φ2で制御される2段のトランスファ・ゲー
ト12及び13でディレィされ、アドレス・デコーダ1
0でデコードし、選択したワード・ラインWLを駆動す
る。ここで、一つの12FROMのセルが選ばれて、ビ
ット・ライフBLに“H”が加わると、そこに電流が流
て、EFROMに書き込みが行われる。
本実施例では、次のアドレスへの切シ替わ)点で間違っ
たアドレスに書き込まれることを防止する為に、 EC
LKという信号を作ってやる。ビット・ライン・ドライ
バ4はNARDゲート11t−含み、該NANDゲート
11は書き込みデータDATA及びECLKt入力とし
、ビット・ライン・ドライバの出力はEPROMDビッ
ト・ラインに接続する。
たアドレスに書き込まれることを防止する為に、 EC
LKという信号を作ってやる。ビット・ライン・ドライ
バ4はNARDゲート11t−含み、該NANDゲート
11は書き込みデータDATA及びECLKt入力とし
、ビット・ライン・ドライバの出力はEPROMDビッ
ト・ラインに接続する。
BCLKは前述のワード・アドレスから作るようにして
お9、ワード・アドレスをマシン・クロックφ1.φ2
でディレィをとってENORi5で排他的ORfとって
NORゲート16を介してBCLKを得る。
お9、ワード・アドレスをマシン・クロックφ1.φ2
でディレィをとってENORi5で排他的ORfとって
NORゲート16を介してBCLKを得る。
ここでBCLK時には書き込みが行なわれない。ワード
・ラインの変化点に対するマージン幅は数A#:マシン
・サイクルの1クロック分になる。
・ラインの変化点に対するマージン幅は数A#:マシン
・サイクルの1クロック分になる。
以上のことから明らかなように、本発明方式の利点は、
マイコンの外部端子にアドレス端子を出す必要がない点
である。また、書き込み側は、全九くデバイスとの同期
をとる等の必要がな(EPROMの書き込みが簡単に行
える。
マイコンの外部端子にアドレス端子を出す必要がない点
である。また、書き込み側は、全九くデバイスとの同期
をとる等の必要がな(EPROMの書き込みが簡単に行
える。
第1図は本発明の概要を示す図、
第2図は本発明における波形図、
第5図は本発明の実施例の回路図、
第4図は実施例のアドレス・カウンタ方式のタイムチャ
ート、 第5図はWCLXによるアドレスのインクレメントを示
す図、 第6図は実施例のビット・ライン・ドライバ部の回路図
、 第7図は実施例のビット・ライン・ドライバ部の波形図
、 第8図は従来例の構成図である。 主な符号 1・・・EFROM 2・・・ワード・ライン・ドライバ 3・・・プログラム・カウンタ
ート、 第5図はWCLXによるアドレスのインクレメントを示
す図、 第6図は実施例のビット・ライン・ドライバ部の回路図
、 第7図は実施例のビット・ライン・ドライバ部の波形図
、 第8図は従来例の構成図である。 主な符号 1・・・EFROM 2・・・ワード・ライン・ドライバ 3・・・プログラム・カウンタ
Claims (1)
- ワンチップ・マイコンに内蔵されたEPROMの書き込
み方式において、内蔵のプログラム・カウンタを利用し
、外部から低速のクロック(WCLK)を印加し、該ク
ロック(WCLK)に同期して内蔵のプログラム・カウ
ンタをインクレメントすることによりメモリー・アドレ
スを生成し、一方、該メモリー・アドレスの最下位ビッ
ト信号を互いに重なりのないクロックφ1、φ2でディ
レィをとって排他的ORをとり、ワード・アドレスの切
り替わり時に書き込みデータがビット・ラインに印加さ
れることを禁止する信号(BCLK)を生成し、該信号
(BCLK)印加時には書き込みを禁止することを特徴
とするEPROMの書き込み方式。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60206072A JPS6265298A (ja) | 1985-09-17 | 1985-09-17 | Epromの書き込み方式 |
EP86112640A EP0215455B1 (en) | 1985-09-17 | 1986-09-12 | Write circuit for an erasable programmable read only memory device of a microcomputer |
DE8686112640T DE3682355D1 (de) | 1985-09-17 | 1986-09-12 | Schreibeschaltung fuer eine eprom-anordnung eines mikrorechners. |
KR1019860007803A KR900006156B1 (ko) | 1985-09-17 | 1986-09-16 | 마이크로 컴퓨터의 eprom용 써넣기 회로 |
US06/908,208 US4747079A (en) | 1985-09-17 | 1986-09-17 | Write circuit for an erasable programmable read only memory device of a microcomputer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60206072A JPS6265298A (ja) | 1985-09-17 | 1985-09-17 | Epromの書き込み方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6265298A true JPS6265298A (ja) | 1987-03-24 |
JPH0256759B2 JPH0256759B2 (ja) | 1990-12-03 |
Family
ID=16517362
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60206072A Granted JPS6265298A (ja) | 1985-09-17 | 1985-09-17 | Epromの書き込み方式 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4747079A (ja) |
EP (1) | EP0215455B1 (ja) |
JP (1) | JPS6265298A (ja) |
KR (1) | KR900006156B1 (ja) |
DE (1) | DE3682355D1 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06103460B2 (ja) * | 1985-11-19 | 1994-12-14 | ソニー株式会社 | プログラム転送方式 |
FR2600809B1 (fr) * | 1986-06-24 | 1988-08-19 | Eurotechnique Sa | Dispositif de detection du fonctionnement du systeme de lecture d'une cellule-memoire eprom ou eeprom |
US6751696B2 (en) * | 1990-04-18 | 2004-06-15 | Rambus Inc. | Memory device having a programmable register |
IL96808A (en) | 1990-04-18 | 1996-03-31 | Rambus Inc | Introductory / Origin Circuit Agreed Using High-Performance Brokerage |
JP3193810B2 (ja) * | 1993-08-31 | 2001-07-30 | 富士通株式会社 | 不揮発性半導体記憶装置及びその試験方法 |
US5565816A (en) * | 1995-08-18 | 1996-10-15 | International Business Machines Corporation | Clock distribution network |
KR100396885B1 (ko) * | 2000-09-05 | 2003-09-02 | 삼성전자주식회사 | 고주파 클럭 신호의 주파수를 낮추어 어드레스 및커맨드의 동작 주파수로 사용하고 서로 다른 주파수의클럭 신호들을 수신하는 반도체 메모리 장치, 이를포함하는 메모리 모듈 및 시스템 메모리 모듈 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4280199A (en) * | 1979-08-03 | 1981-07-21 | Sony Corporation | Apparatus for scanning an addressable memory |
JPS57133588A (en) * | 1981-02-10 | 1982-08-18 | Mitsubishi Electric Corp | Storage device of integrated circuit |
JPS60117492A (ja) * | 1983-11-29 | 1985-06-24 | Fujitsu Ltd | 半導体記憶装置 |
-
1985
- 1985-09-17 JP JP60206072A patent/JPS6265298A/ja active Granted
-
1986
- 1986-09-12 DE DE8686112640T patent/DE3682355D1/de not_active Expired - Fee Related
- 1986-09-12 EP EP86112640A patent/EP0215455B1/en not_active Expired - Lifetime
- 1986-09-16 KR KR1019860007803A patent/KR900006156B1/ko not_active IP Right Cessation
- 1986-09-17 US US06/908,208 patent/US4747079A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
EP0215455B1 (en) | 1991-11-06 |
KR900006156B1 (ko) | 1990-08-24 |
DE3682355D1 (de) | 1991-12-12 |
KR870003503A (ko) | 1987-04-17 |
JPH0256759B2 (ja) | 1990-12-03 |
US4747079A (en) | 1988-05-24 |
EP0215455A3 (en) | 1989-10-11 |
EP0215455A2 (en) | 1987-03-25 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |