JPS61117832A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61117832A JPS61117832A JP59238565A JP23856584A JPS61117832A JP S61117832 A JPS61117832 A JP S61117832A JP 59238565 A JP59238565 A JP 59238565A JP 23856584 A JP23856584 A JP 23856584A JP S61117832 A JPS61117832 A JP S61117832A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分母）
この発明は、半導体装置製造のホトリソグラフィ工程数
のα１４減とＬＳｌｌｉｌ造における歩留りの向上を期
するようにした半導体装置の製造方法に関する。
のα１４減とＬＳｌｌｉｌ造における歩留りの向上を期
するようにした半導体装置の製造方法に関する。
（従来の技術）
従来、ＬＳＩＩＩ造の分野で、ホトリソゲラブイおよび
エツチング技術を駆吏し、微細な回路パターンを作成す
る。つまり半導体基板（Ｓｉ基板など）上に黴細な回路
パターンを工程順に遂時作成し、重ね合わせていく。そ
の際、通常１回のホトリソグラフィ工程に１枚のガラス
マスクを使用し、工程を進めていく。
エツチング技術を駆吏し、微細な回路パターンを作成す
る。つまり半導体基板（Ｓｉ基板など）上に黴細な回路
パターンを工程順に遂時作成し、重ね合わせていく。そ
の際、通常１回のホトリソグラフィ工程に１枚のガラス
マスクを使用し、工程を進めていく。
（発明が解決しようとする問題点）
現在ＬＳＩのｍｓ度が急激に向上し、回路パターンの微
細化が要求されているが、それに伴ない、ホトリソグラ
フィ工程数も増加する傾向にある。
細化が要求されているが、それに伴ない、ホトリソグラ
フィ工程数も増加する傾向にある。
しかし、ホトリソグラフィ工程数の増加は、塵埃などに
よる回路欠陥の原因となる。
よる回路欠陥の原因となる。
さらＣζ、各マスクパターンの相互の璽ね合わせ（アラ
イメーント）の回数が増加し、各重ね合わせずれ（アラ
イメントエラー）により、ＬＳＩ良品の出現率（歩留り
）の低下をもたらしていた。
イメーント）の回数が増加し、各重ね合わせずれ（アラ
イメントエラー）により、ＬＳＩ良品の出現率（歩留り
）の低下をもたらしていた。
この発明は、前記従来技術がもっている欠点のうちホト
リソ工程数の多い点および歩留りの低下を来たす点につ
いて解決した半導体装置の製造方法を提供するものであ
る。
リソ工程数の多い点および歩留りの低下を来たす点につ
いて解決した半導体装置の製造方法を提供するものであ
る。
（問題点を解決するための手１９）
この発明は半導体装置の製造方法において、ホトリソグ
ラフィ工程で回路パターンを作成する際通常の回路パタ
ーンとは別に光学的に解像不可能な微細パターンで構成
された回路パターンとを有するマスクを用いて露光およ
び現像処理工程を導入するようにしたものである。
ラフィ工程で回路パターンを作成する際通常の回路パタ
ーンとは別に光学的に解像不可能な微細パターンで構成
された回路パターンとを有するマスクを用いて露光およ
び現像処理工程を導入するようにしたものである。
（作 用）
この発明によれば、以上のように半導体装置の製造方法
に露光および現像処理工程を導入したので、１回のホト
リソグラフィ工程を経て、通常の回路パターンと、解像
不可能な微細回路パターンとを段階的に露光および現像
処理し、現像後通常の回路パターニングされる部分と解
像不可能な微細回路パターニングされろ部分を同時に作
成する。
に露光および現像処理工程を導入したので、１回のホト
リソグラフィ工程を経て、通常の回路パターンと、解像
不可能な微細回路パターンとを段階的に露光および現像
処理し、現像後通常の回路パターニングされる部分と解
像不可能な微細回路パターニングされろ部分を同時に作
成する。
（実施例）
以下、この発明の半導体装置の製造方法の一実施例につ
いて図面に基づき説明する。第１図（ａｌ〜第１図（ｄ
ｉはその一実施例の工程説明図である。まず、この工程
の説明に入る前に、この発明の理解を容易にするために
、この発明に適用され縮小投影露光装置に使用する縮小
投影露光用のマスク（レチクル）について説明する。
いて図面に基づき説明する。第１図（ａｌ〜第１図（ｄ
ｉはその一実施例の工程説明図である。まず、この工程
の説明に入る前に、この発明の理解を容易にするために
、この発明に適用され縮小投影露光装置に使用する縮小
投影露光用のマスク（レチクル）について説明する。
第３図（ａｌはこの縮小投影露光用のマスク（レチクル
と言う）１を示している。２は解像可能な従来のパター
ンであり、３は光学的に解像不可能な非常に微細なパタ
ーン（０，３または０４μｒ１１程度のラインアンドス
ペースパターンなど）で構成された微細パターンを示し
ている。
と言う）１を示している。２は解像可能な従来のパター
ンであり、３は光学的に解像不可能な非常に微細なパタ
ーン（０，３または０４μｒ１１程度のラインアンドス
ペースパターンなど）で構成された微細パターンを示し
ている。
また、第３図（ｂｌば１０倍もしくは５倍の縮小レンズ
４であり、第３図ｔｃ＋はレチクル１がウェハ５上転写
されたレジストパターン１ａを示している。
４であり、第３図ｔｃ＋はレチクル１がウェハ５上転写
されたレジストパターン１ａを示している。
このレジストパターン１ａはし゛チクル１のレジストパ
ターンであり、さらに、２＆は解像可能な従来のパター
ン２のレジストパターンであり、３１は光学的に解像不
可能な非常に微細なパターン３のレジストパターンであ
る。
ターンであり、さらに、２＆は解像可能な従来のパター
ン２のレジストパターンであり、３１は光学的に解像不
可能な非常に微細なパターン３のレジストパターンであ
る。
次に、第１図により、この発明の詳細な説明に移行する
。第１図＋０１は第２図（Ｃ１におけるＡ−Ａ綿の部分
の断面図である。この第１図＋０１において、２１は下
地層であｌ）、２２，２３は被エツチング膜、２４はホ
トリソグラフィで現像処理後のレジストであり、２５は
第３図［０１に示す解像可能なレノストパターン２ａの
部分であり、被エツチング膜２３上のレジスト膜２４は
除去され、被エツチング膜２３は露出している。
。第１図＋０１は第２図（Ｃ１におけるＡ−Ａ綿の部分
の断面図である。この第１図＋０１において、２１は下
地層であｌ）、２２，２３は被エツチング膜、２４はホ
トリソグラフィで現像処理後のレジストであり、２５は
第３図［０１に示す解像可能なレノストパターン２ａの
部分であり、被エツチング膜２３上のレジスト膜２４は
除去され、被エツチング膜２３は露出している。
また、２６は第３図（ｃｌに示す解像不可能なパターン
３ａの部分であり、被エツチング膜２３上のレジストＷ
４２４は微小ではあるが残され、被エツチング膜２３は
覆われている。
３ａの部分であり、被エツチング膜２３上のレジストＷ
４２４は微小ではあるが残され、被エツチング膜２３は
覆われている。
このパターン２６に示す部分の残されたレジスト膜２４
の厚さＢは、主に解像不可能な微細パターンの寸法で変
化させることが可能である。
の厚さＢは、主に解像不可能な微細パターンの寸法で変
化させることが可能である。
次に、第１図＋０１に示すようにレジスト膜２４をマス
クにして被エツチング膜２３のエツチングを施こす。こ
の被エツチング膜２３上のレジストパターン２４は解像
不可能な微細パターン２６で構成された部分では、やは
り微小な厚さＢａが残される。
クにして被エツチング膜２３のエツチングを施こす。こ
の被エツチング膜２３上のレジストパターン２４は解像
不可能な微細パターン２６で構成された部分では、やは
り微小な厚さＢａが残される。
次に、第１図＋０１に示すように、さらにレジスト膜２
４０表面を全面的に酸素プラズマなどで、微小量除去し
、第１図（ｂｌにおいて、わずかに残されたパターン２
６の部分のレジスト膜２４を除去し、その部分の被エツ
チング膜２３を露出させろ。
４０表面を全面的に酸素プラズマなどで、微小量除去し
、第１図（ｂｌにおいて、わずかに残されたパターン２
６の部分のレジスト膜２４を除去し、その部分の被エツ
チング膜２３を露出させろ。
さらに、第１図ｆｄｌに示すようζＣ１被エツチング膜
２２．２３に対して同時にエツチングを施こす。
２２．２３に対して同時にエツチングを施こす。
通常、この被エツチング４％２２．２３がゲート材料や
配線材料に用いられろ３０００人〜５０００人程度形成
リシリコン膜である場合、下地Ｎｉ２１と被エツチング
膜２２としてのポリシリコンの間、または被エツチング
膜２２と２３としての二つの層のポリシリコンとの間に
２００〜１０００人程度のＳｉＯ形成などの絶縁層が加
わるが、その場合でも、第１図＋０１、第１図（Ｃ１に
示す工程間に、または第１図ｆｄｌに示す工程後に絶縁
層の除去工程を加えることで適応可能である。
配線材料に用いられろ３０００人〜５０００人程度形成
リシリコン膜である場合、下地Ｎｉ２１と被エツチング
膜２２としてのポリシリコンの間、または被エツチング
膜２２と２３としての二つの層のポリシリコンとの間に
２００〜１０００人程度のＳｉＯ形成などの絶縁層が加
わるが、その場合でも、第１図＋０１、第１図（Ｃ１に
示す工程間に、または第１図ｆｄｌに示す工程後に絶縁
層の除去工程を加えることで適応可能である。
以上説明したように、上記実施例では、ホトリソグラフ
ィ工程の現像後の状態で、第１図（ａｌに示１ようにレ
ノストｐｌＡ２４のパターンに、通常に、パターニング
されたレチクル１０のパターン２の部分のパターン２５
と微小にレジスト膜を残してバターニングされるパター
ン２６の部分を同時に作成するものであり、それにより
、従来２回のホトリソグラフィ工程を１回で済ますこと
が可能になる。
ィ工程の現像後の状態で、第１図（ａｌに示１ようにレ
ノストｐｌＡ２４のパターンに、通常に、パターニング
されたレチクル１０のパターン２の部分のパターン２５
と微小にレジスト膜を残してバターニングされるパター
ン２６の部分を同時に作成するものであり、それにより
、従来２回のホトリソグラフィ工程を１回で済ますこと
が可能になる。
この発明はＬＳＩ製造の際、ホトリソグラブイ工程数を
少なくすると同時に、非常に大きな段差を有する部分に
コンタクトホールなどのパターンを同時に作成する場合
にも効果的に応用することができる。第２図にその実施
例を示し、工程順に説明する。
少なくすると同時に、非常に大きな段差を有する部分に
コンタクトホールなどのパターンを同時に作成する場合
にも効果的に応用することができる。第２図にその実施
例を示し、工程順に説明する。
まず、第２図ｔａ＋はこの発明によるホトリソグラフィ
工程の現像後の状態を示すものであり、図中の３１は下
地層、３２は段差部分を構成する下地層、３３は被エツ
チング膜、３４はレジスト膜であり、３５は第３図ｔｅ
ｌに示す解像可能なレジストパターン２ａの部分であり
、コンタクトホールパターンであり、被エツチング膜３
３上のレジストパターン３４は除去されている。
工程の現像後の状態を示すものであり、図中の３１は下
地層、３２は段差部分を構成する下地層、３３は被エツ
チング膜、３４はレジスト膜であり、３５は第３図ｔｅ
ｌに示す解像可能なレジストパターン２ａの部分であり
、コンタクトホールパターンであり、被エツチング膜３
３上のレジストパターン３４は除去されている。
また、３６は第３図［０１に示す解像不可能なパターン
で構成されたパターン３ａの部分であり、被エツチング
３３上のレジスト膜３４は微小な厚さＣだけ残されてい
る。
で構成されたパターン３ａの部分であり、被エツチング
３３上のレジスト膜３４は微小な厚さＣだけ残されてい
る。
この第２図［ａｌに示すように、段差の下に作成すべき
フンタクトホールパターン３５は、通常の解像可能なパ
ターンで作成し、段差の上には、この発明による解像不
可能なパターンで構成されたパターンを配置する。この
実施例で示す工程も、第１図で示した実施例と同様に説
明すると、ある程度被エツチング膜３３のエツチングを
胞こすと、第２図（ｂｌに示す状態となる。
フンタクトホールパターン３５は、通常の解像可能なパ
ターンで作成し、段差の上には、この発明による解像不
可能なパターンで構成されたパターンを配置する。この
実施例で示す工程も、第１図で示した実施例と同様に説
明すると、ある程度被エツチング膜３３のエツチングを
胞こすと、第２図（ｂｌに示す状態となる。
次に、第２図（ｂｌに示すように、酸素プラズマなどで
、レジスト膜３４の表面を除去し、解像不可能なパター
ン３ａで構成された解像不可能なパターンの部分３６の
被エツチング３３上のレジスト膜３４をわずかに残るよ
うに除去させる。
、レジスト膜３４の表面を除去し、解像不可能なパター
ン３ａで構成された解像不可能なパターンの部分３６の
被エツチング３３上のレジスト膜３４をわずかに残るよ
うに除去させる。
さらに、第２図［ｃｌに示すように、解像不可能なパタ
ーンの部分３６における被エツチング膜３３上のレジス
トＭ３４を除去して、この被エツチングｖ！Ａ３３を露
出させる。
ーンの部分３６における被エツチング膜３３上のレジス
トＭ３４を除去して、この被エツチングｖ！Ａ３３を露
出させる。
次に、第２図ｔｄｌに示すように、解像不可能なパター
ンの部分３６に対応する被エツチング膜３３のエツチン
グを終了させる。
ンの部分３６に対応する被エツチング膜３３のエツチン
グを終了させる。
通常、大きな段差を有する下地上でのホトリソ、エツチ
ング工程では段差の上部と下部では被エツチングｙ４３
３の膜厚が異なり、ホトリソグラフィの現像後のレジス
ト３４パターンの寸法およびエツチング時間などの条件
設定が非常に困難になるが、第２図に示すこの発明の実
施例による製造工程を応用することにより、従来と比較
し、容易にホトリソグラフィおよびエツチングを行うこ
とが可能になる。
ング工程では段差の上部と下部では被エツチングｙ４３
３の膜厚が異なり、ホトリソグラフィの現像後のレジス
ト３４パターンの寸法およびエツチング時間などの条件
設定が非常に困難になるが、第２図に示すこの発明の実
施例による製造工程を応用することにより、従来と比較
し、容易にホトリソグラフィおよびエツチングを行うこ
とが可能になる。
（発明の効果）
以上詳細に説明したように、この発明によれば、ホトリ
ソグラフィ工程で解像可能なパターンで構成された回路
パターンと光学的に解像不可能な微細なパターンで構成
された回路のパターンとを有するマスクを用いて露光お
よび現像処理を行うようにしたので、ホトリソグラフィ
の工程数を削減でき、マスク合わせ回数の減少にともな
うＬＳＩの製造歩留りの向上が期待されるなどの効果を
要する。
ソグラフィ工程で解像可能なパターンで構成された回路
パターンと光学的に解像不可能な微細なパターンで構成
された回路のパターンとを有するマスクを用いて露光お
よび現像処理を行うようにしたので、ホトリソグラフィ
の工程数を削減でき、マスク合わせ回数の減少にともな
うＬＳＩの製造歩留りの向上が期待されるなどの効果を
要する。
第１図Ｔａｌないし第１図ｔｄｌはこの発明の半導体装
置の製造方法の一実施例の工程説明図、第２図ｆｉｌな
いし第２図（ｄｉはそれぞれこの発明の半導体装置の製
造方法の他の実施例の工程説明図、第３図ｔ１１はこの
発明の半導体装置の製造方法に適用される縮小投影露光
装置に使用されるレチクルのｌ！ｉＩ視図、第３図（ｂ
ｌは同上縮小投影露光装置に使用されろ縮小レンズの斜
視図、第３図ｔＣ１は第３図［ａｌのレチクルを転写し
たレジストパターンを有するウェハを示す図である。 ２１．３１．３２・・・下地層、２２，２３．３３・・
・被エツチング層、２４．３４・レジスト膜、２５ ・
解像可能な回路のパターンの部分、２６゜３５・コンタ
クトホールパターン、３６ 光学的に解像不可能な微細
な回路のパターンの部分。 第１ｖ！Ｊ 第２ｆｌｌ１ ３４ニジレスト月鈍 ３５二フシ？７トが１−ルｌｆ’？−’。
置の製造方法の一実施例の工程説明図、第２図ｆｉｌな
いし第２図（ｄｉはそれぞれこの発明の半導体装置の製
造方法の他の実施例の工程説明図、第３図ｔ１１はこの
発明の半導体装置の製造方法に適用される縮小投影露光
装置に使用されるレチクルのｌ！ｉＩ視図、第３図（ｂ
ｌは同上縮小投影露光装置に使用されろ縮小レンズの斜
視図、第３図ｔＣ１は第３図［ａｌのレチクルを転写し
たレジストパターンを有するウェハを示す図である。 ２１．３１．３２・・・下地層、２２，２３．３３・・
・被エツチング層、２４．３４・レジスト膜、２５ ・
解像可能な回路のパターンの部分、２６゜３５・コンタ
クトホールパターン、３６ 光学的に解像不可能な微細
な回路のパターンの部分。 第１ｖ！Ｊ 第２ｆｌｌ１ ３４ニジレスト月鈍 ３５二フシ？７トが１−ルｌｆ’？−’。
Claims (1)
- 半導体装置の製造プロセスにおけるホトリソグラフィ工
程において、解像可能な回路パターンと光学的に解像不
可能な微細なパターンで構成された回路パターンを有す
るガラスマスクを用いて露光、現像処理を施こし、上記
解像可能な回路のパターンは被エッチング膜を露出させ
上記解像不可能な回路のパターンは被エッチング膜上に
他の未露光部分と比べごく薄いレジスト膜を残し、その
後のエッチング処理を選択的に行なうことを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59238565A JPS61117832A (ja) | 1984-11-14 | 1984-11-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59238565A JPS61117832A (ja) | 1984-11-14 | 1984-11-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61117832A true JPS61117832A (ja) | 1986-06-05 |
| JPH0235448B2 JPH0235448B2 (ja) | 1990-08-10 |
Family
ID=17032112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59238565A Granted JPS61117832A (ja) | 1984-11-14 | 1984-11-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61117832A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7725872B2 (en) | 2002-07-26 | 2010-05-25 | Asml Masktools, B.V. | Orientation dependent shielding for use with dipole illumination techniques |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5312793A (en) * | 1976-07-23 | 1978-02-04 | Midori Anzen Kogyo | Oxygen generating apparatus |
| JPS5558534A (en) * | 1978-10-24 | 1980-05-01 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
| JPS5626450A (en) * | 1979-08-13 | 1981-03-14 | Hitachi Ltd | Manufacture of semiconductor device |
-
1984
- 1984-11-14 JP JP59238565A patent/JPS61117832A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5312793A (en) * | 1976-07-23 | 1978-02-04 | Midori Anzen Kogyo | Oxygen generating apparatus |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0235448B2 (ja) | 1990-08-10 |
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