JPH0235448B2 - - Google Patents
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- JPH0235448B2 JPH0235448B2 JP59238565A JP23856584A JPH0235448B2 JP H0235448 B2 JPH0235448 B2 JP H0235448B2 JP 59238565 A JP59238565 A JP 59238565A JP 23856584 A JP23856584 A JP 23856584A JP H0235448 B2 JPH0235448 B2 JP H0235448B2
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- 238000004519 manufacturing process Methods 0.000 claims description 15
- 239000004065 semiconductor Substances 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 4
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- 238000010586 diagram Methods 0.000 description 4
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- 229920005591 polysilicon Polymers 0.000 description 3
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、半導体装置製造のホトリソグラフ
イ工程数の削減とLSI製造における歩留りの向上
を期するようにした半導体装置の製造方法に関す
る。
イ工程数の削減とLSI製造における歩留りの向上
を期するようにした半導体装置の製造方法に関す
る。
（従来の技術）
従来、LSI製造の分野で、ホトリソグラフイお
よびエツチング技術を駆使し、微細な回路パター
ンを作成する。つまり半導体基板（Si基板など）
上に微細な回路パターンを工程順に遂時作成し、
重ね合わせていく。その際、通常１回のホトリソ
グラフイ工程に１枚のガラスマスクを使用し、工
程を進めていく。
よびエツチング技術を駆使し、微細な回路パター
ンを作成する。つまり半導体基板（Si基板など）
上に微細な回路パターンを工程順に遂時作成し、
重ね合わせていく。その際、通常１回のホトリソ
グラフイ工程に１枚のガラスマスクを使用し、工
程を進めていく。
（発明が解決しようとする問題点）
現在LSIの集積度が急激に向上し、回路パター
ンの微細化が要求されているが、それに伴ない、
ホトリソグラフイ工程数も増加する傾向にある。
しかし、ホトリソグラフイ工程数の増加は、塵埃
などによる回路欠陥の原因となる。
ンの微細化が要求されているが、それに伴ない、
ホトリソグラフイ工程数も増加する傾向にある。
しかし、ホトリソグラフイ工程数の増加は、塵埃
などによる回路欠陥の原因となる。
さらに、各マスクパターンの相互の重ね合わせ
（アライメント）の回数が増加し、各重ね合わせ
ずれ（アライメントエラー）により、LSI良品の
出現率（歩留り）の低下をもたらしていた。
（アライメント）の回数が増加し、各重ね合わせ
ずれ（アライメントエラー）により、LSI良品の
出現率（歩留り）の低下をもたらしていた。
この発明は、前記従来技術がもつている欠点の
うちホトリソ工程数の多い点および歩留りの低下
を来たす点において解決した半導体装置の製造方
法を提供するものである。
うちホトリソ工程数の多い点および歩留りの低下
を来たす点において解決した半導体装置の製造方
法を提供するものである。
（問題点を解決するための手段）
この発明は半導体装置の製造方法において、縮
少投影露光によりウエハ表面のレジスト膜が光学
的に解像可能な及び解像不可能な各線巾の各露光
パターンとなる各光透過窓パターンが形成された
マスクを用いて露光及び解像処理工程を導入する
ようにしたものである。
少投影露光によりウエハ表面のレジスト膜が光学
的に解像可能な及び解像不可能な各線巾の各露光
パターンとなる各光透過窓パターンが形成された
マスクを用いて露光及び解像処理工程を導入する
ようにしたものである。
（作 用）
レジスト上に形成された解像不可能なパターン
は文字通り解像（除去）は出来ないがそのパター
ン及び近傍の表面部分のレジストのみを解像可能
とするよう作用する。
は文字通り解像（除去）は出来ないがそのパター
ン及び近傍の表面部分のレジストのみを解像可能
とするよう作用する。
（実施例）
以下、この発明の半導体装置の製造方法の一実
施例について図面に基づき説明する。第１図ａ〜
第１図ｄはその一実施例の工程説明図である。ま
ず、この工程の説明に入る前に、この発明の理解
を容易にするために、この発明に適用され縮小投
影露光装置に使用する縮小投影露光用のマスク
（レチクル）について説明する。
施例について図面に基づき説明する。第１図ａ〜
第１図ｄはその一実施例の工程説明図である。ま
ず、この工程の説明に入る前に、この発明の理解
を容易にするために、この発明に適用され縮小投
影露光装置に使用する縮小投影露光用のマスク
（レチクル）について説明する。
第３図ａはこの縮小投影露光用のマスク（レチ
クルと言う）１を示している。２は解像可能な従
来のパターンであり、３は光学的に解像不可能な
非常に微細なパターン（0.3または0.4μｍ程度の
ラインアンドスペースパターンなど）で構成され
た格子状の微細パターンを示している。
クルと言う）１を示している。２は解像可能な従
来のパターンであり、３は光学的に解像不可能な
非常に微細なパターン（0.3または0.4μｍ程度の
ラインアンドスペースパターンなど）で構成され
た格子状の微細パターンを示している。
また、第３図ｂは10倍もしくは５倍の縮小レン
ズ４であり、第３図ｃはレチクル１がウエハ５上
転写されたレジストパターン１ａを示している。
ズ４であり、第３図ｃはレチクル１がウエハ５上
転写されたレジストパターン１ａを示している。
このレジストパターン１ａはレチクル１のレジ
ストパターンであり、さらに、２ａは解像可能な
従来のパターン２のレジストパターンであり、３
ａは光学的に解像不可能な非常に微細なパターン
３のレジストパターンである。
ストパターンであり、さらに、２ａは解像可能な
従来のパターン２のレジストパターンであり、３
ａは光学的に解像不可能な非常に微細なパターン
３のレジストパターンである。
次に、第１図により、この発明の実施例の説明
に移行する。第１図ａは第３図ｃにおけるＡ−Ａ
線の部分の断面図である。この第１図ａにおい
て、２１は下地層であり、２２，２３は被エツチ
ング膜、２４はホトリソグラフイで現像処理後の
レジストであり、２５は第３図ｃに示す解像可能
なレジストパターン２ａの部分であり、被エツチ
ング膜２３上のレジスト膜２４は除去され、被エ
ツチング膜２３は露出している。
に移行する。第１図ａは第３図ｃにおけるＡ−Ａ
線の部分の断面図である。この第１図ａにおい
て、２１は下地層であり、２２，２３は被エツチ
ング膜、２４はホトリソグラフイで現像処理後の
レジストであり、２５は第３図ｃに示す解像可能
なレジストパターン２ａの部分であり、被エツチ
ング膜２３上のレジスト膜２４は除去され、被エ
ツチング膜２３は露出している。
また、２６は第３図ｃに示す解像不可能なパタ
ーン３ａの部分であり、被エツチング膜２３上の
レジスト膜２４は微小ではあるが残され、被エツ
チング膜２３は覆われている。
ーン３ａの部分であり、被エツチング膜２３上の
レジスト膜２４は微小ではあるが残され、被エツ
チング膜２３は覆われている。
このパターン２６に示す部分の残されたレジス
ト膜２４の厚さＢは、主に解像不可能な微細パタ
ーンの寸法で変化させることが可能である。
ト膜２４の厚さＢは、主に解像不可能な微細パタ
ーンの寸法で変化させることが可能である。
次に、第１図ｂに示すようにレジスト膜２４を
マスクにして被エツチング膜２３のエツチングを
施こす。この被エツチング膜２３上のレジストパ
ターン２４は解像不可能な微細パターン２６で構
成された部分では、やはり微小な厚さBaが残さ
れる。
マスクにして被エツチング膜２３のエツチングを
施こす。この被エツチング膜２３上のレジストパ
ターン２４は解像不可能な微細パターン２６で構
成された部分では、やはり微小な厚さBaが残さ
れる。
次に、第１図ｃに示すように、さらにレジスト
膜２４の表面を全面的に酸素プラズマなどで、微
小量除去し、第１図ｂにおいて、わずかに残され
たパターン２６の部分のレジスト膜２４を除去
し、その部分の被エツチング膜２３を露出させ
る。
膜２４の表面を全面的に酸素プラズマなどで、微
小量除去し、第１図ｂにおいて、わずかに残され
たパターン２６の部分のレジスト膜２４を除去
し、その部分の被エツチング膜２３を露出させ
る。
さらに、第１図ｄに示すように、被エツチング
膜２２，２３に対して同時にエツチングを施こ
す。通常、この被エツチング膜２２，２３がゲー
ト材料や配線材料に用いられる3000Å〜5000Å程
度のポリシリコン膜である場合、下地層２１と被
エツチング膜２２としてのポリシリコンの間、ま
たは被エツチング膜２２と２３としての二つの層
のポリシリコンとの間に200〜1000Å程度のSiO2
膜などの絶縁層が加わるが、その場合でも、第１
図ｂ、第１図ｃに示す工程間に、または第１図ｄ
に示す工程後に絶縁層の除去工程を加えることで
適応可能である。
膜２２，２３に対して同時にエツチングを施こ
す。通常、この被エツチング膜２２，２３がゲー
ト材料や配線材料に用いられる3000Å〜5000Å程
度のポリシリコン膜である場合、下地層２１と被
エツチング膜２２としてのポリシリコンの間、ま
たは被エツチング膜２２と２３としての二つの層
のポリシリコンとの間に200〜1000Å程度のSiO2
膜などの絶縁層が加わるが、その場合でも、第１
図ｂ、第１図ｃに示す工程間に、または第１図ｄ
に示す工程後に絶縁層の除去工程を加えることで
適応可能である。
以上説明したように、上記実施例では、ホトリ
ソグラフイ工程の現像後の状態で、第１図ａに示
すようにレジスト膜２４のパターンに、通常に、
パターニングされたレチクル１０のパターン２の
部分のパターン２５と微小にレジスト膜を残して
パターニングされるパターン２６の部分を同時に
作成するものであり、それにより、従来２回のホ
トリソグラフイ工程を１回で済ますことが可能に
なる。
ソグラフイ工程の現像後の状態で、第１図ａに示
すようにレジスト膜２４のパターンに、通常に、
パターニングされたレチクル１０のパターン２の
部分のパターン２５と微小にレジスト膜を残して
パターニングされるパターン２６の部分を同時に
作成するものであり、それにより、従来２回のホ
トリソグラフイ工程を１回で済ますことが可能に
なる。
この発明はLSI製造の際、ホトリソグラフイ工
程数を少なくすると同時に、非常に大きな段差を
有する部分にコンタクトホールなどのパターンを
同時に作成する場合にも効果的に応用することが
できる。第２図にその実施例を示し、工程順に説
明する。
程数を少なくすると同時に、非常に大きな段差を
有する部分にコンタクトホールなどのパターンを
同時に作成する場合にも効果的に応用することが
できる。第２図にその実施例を示し、工程順に説
明する。
まず、第２図ａはこの発明によるホトリソグラ
フイ工程の現像後の状態を示すものであり、図中
の３１は下地層、３２は弾差部分を構成する下地
層、３３は被エツチング膜、３４はレジスト膜で
あり、３５は第３図ｃに示す解像可能なレジスト
パターン２ａの部分であり、コンタクトホールパ
ターンであり、被エツチング膜３３上のレジスト
パターン３４は除去されている。
フイ工程の現像後の状態を示すものであり、図中
の３１は下地層、３２は弾差部分を構成する下地
層、３３は被エツチング膜、３４はレジスト膜で
あり、３５は第３図ｃに示す解像可能なレジスト
パターン２ａの部分であり、コンタクトホールパ
ターンであり、被エツチング膜３３上のレジスト
パターン３４は除去されている。
また、３６は第３図ｃに示す解像不可能なパタ
ーンで構成されたパターン３ａの部分であり、被
エツチング３３上のレジスト膜３４は微小な厚さ
Ｃだけ残されている。
ーンで構成されたパターン３ａの部分であり、被
エツチング３３上のレジスト膜３４は微小な厚さ
Ｃだけ残されている。
この第２図ａに示すように、段差の下に作成す
べきコンタクトホールパターン３５は、通常の解
像可能なパターンで作成し、段差の上には、この
発明による解像不可能なパターンで構成されたパ
ターンを配置する。この実施例で示す工程も、第
１図で示した実施例と同様に説明すると、ある程
度被エツチング膜３３のエツチングを施こすと、
第２図ｂに示す状態となる。
べきコンタクトホールパターン３５は、通常の解
像可能なパターンで作成し、段差の上には、この
発明による解像不可能なパターンで構成されたパ
ターンを配置する。この実施例で示す工程も、第
１図で示した実施例と同様に説明すると、ある程
度被エツチング膜３３のエツチングを施こすと、
第２図ｂに示す状態となる。
次に、第２図ｂに示すように、酸素プラズマな
どで、レジスト膜３４の表面を除去し、解像不可
能なパターン３ａで構成された解像不可能なパタ
ーンの部分３６の被エツチング膜３３上のレジス
ト膜３４をわずかに残るように除去させる。
どで、レジスト膜３４の表面を除去し、解像不可
能なパターン３ａで構成された解像不可能なパタ
ーンの部分３６の被エツチング膜３３上のレジス
ト膜３４をわずかに残るように除去させる。
さらに、第２図ｃに示すように、解像不可能な
パターンの部分３６における被エツチング膜３３
上のレジスト膜３４を除去して、この被エツチン
グ膜３３を露出させる。
パターンの部分３６における被エツチング膜３３
上のレジスト膜３４を除去して、この被エツチン
グ膜３３を露出させる。
次に、第２図ｄに示すように、解像不可能なパ
ターンの部分３６に対応する被エツチング膜３３
のエツチングを終了させる。
ターンの部分３６に対応する被エツチング膜３３
のエツチングを終了させる。
通常、大きな段差を有する下地上でのホトリ
ソ、エツチング工程では段差の上部と下部では被
エツチング膜３３の膜厚が異なり、ホトリソグラ
フイの現像後のレジスト３４パターンの寸法およ
びエツチング時間などの条件設定が非常に困難に
なるが、第２図に示すこの発明の実施例による製
造工程を応用することにより、従来と比較し、容
易にホトリソグラフイおよびエツチングを行うこ
とが可能になる。
ソ、エツチング工程では段差の上部と下部では被
エツチング膜３３の膜厚が異なり、ホトリソグラ
フイの現像後のレジスト３４パターンの寸法およ
びエツチング時間などの条件設定が非常に困難に
なるが、第２図に示すこの発明の実施例による製
造工程を応用することにより、従来と比較し、容
易にホトリソグラフイおよびエツチングを行うこ
とが可能になる。
（発明の効果）
以上詳細に説明したように、この発明によれ
ば、ホトリソグラフイ工程で、縮少投影露光によ
りレジスト膜が光学的に解像可能な及び解像不可
能な線巾の第１及び第２の露光パターンとなる各
光透過窓パターンを有するマスクを用いて露光お
よび現像処理を行うようにしたので、ホトリソグ
ラフイの工程数を削減でき、マスク合わせの回数
の減少にともなうLSIの製造歩留りの向上が期待
されるなどの効果を奏する。
ば、ホトリソグラフイ工程で、縮少投影露光によ
りレジスト膜が光学的に解像可能な及び解像不可
能な線巾の第１及び第２の露光パターンとなる各
光透過窓パターンを有するマスクを用いて露光お
よび現像処理を行うようにしたので、ホトリソグ
ラフイの工程数を削減でき、マスク合わせの回数
の減少にともなうLSIの製造歩留りの向上が期待
されるなどの効果を奏する。
第１図ａないし第１図ｄはこの発明の半導体装
置の製造方法の一実施例の工程説明図、第２図ａ
ないし第２図ｄはそれぞれこの発明の半導体装置
の製造方法の他の実施例の工程説明図、第３図ａ
はこの発明の半導体装置の製造方法に適用される
縮小投影露光装置に使用されるレチクルの斜視
図、第３図ｂは同上縮小投影露光装置に使用され
る縮小レンズの斜視図、第３図ｃは第３図ａのレ
チクルを転写したレジストパターンを有するウエ
ハを示す図である。 ２１，３１，３２……下地層、２２，２３，３
３……被エツチング層、２４，３４……レジスト
膜、２５……解像可能な回路のパターンの部分、
２６，３５……コンタクトホールパターン、３６
……光学的に解像不可能な微細な回路のパターン
の部分。
置の製造方法の一実施例の工程説明図、第２図ａ
ないし第２図ｄはそれぞれこの発明の半導体装置
の製造方法の他の実施例の工程説明図、第３図ａ
はこの発明の半導体装置の製造方法に適用される
縮小投影露光装置に使用されるレチクルの斜視
図、第３図ｂは同上縮小投影露光装置に使用され
る縮小レンズの斜視図、第３図ｃは第３図ａのレ
チクルを転写したレジストパターンを有するウエ
ハを示す図である。 ２１，３１，３２……下地層、２２，２３，３
３……被エツチング層、２４，３４……レジスト
膜、２５……解像可能な回路のパターンの部分、
２６，３５……コンタクトホールパターン、３６
……光学的に解像不可能な微細な回路のパターン
の部分。
Claims (1)
- 【特許請求の範囲】 １ 縮少投影露光用マスクに形成されたパターン
を半導体基板上に形成されたレジスト膜に縮少投
影露光することにより、前記パターンの縮少され
たパターンを前記レジスト膜に転写する工程を含
む半導体装置の製造方法において、 前記マスクに、縮少投影露光後前記レジスト膜
が解像可能な線巾のパターンとなる光透過窓パタ
ーンを形成すると共に、縮少投影露光後前記レジ
スト膜が解像不可能な線巾のパターンとなる光透
過窓パターンを形成する工程と、 前記光透過窓パターンが形成された前記マスク
を用いて縮少投影露光及び現像を行なうことによ
り、前記解像可能な線巾のパターンに対応した領
域の前記レジスト膜が除去されると共に、前記解
像不可能な線巾のパターンに対応した領域には前
記レジスト膜の膜厚が未露光部分に比べ薄くなつ
たパターンを形成する工程と、 前記工程で形成された前記レジストパターンを
利用して処理を施すことにより半導体装置を形成
する工程とを有することを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59238565A JPS61117832A (ja) | 1984-11-14 | 1984-11-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59238565A JPS61117832A (ja) | 1984-11-14 | 1984-11-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61117832A JPS61117832A (ja) | 1986-06-05 |
| JPH0235448B2 true JPH0235448B2 (ja) | 1990-08-10 |
Family
ID=17032112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59238565A Granted JPS61117832A (ja) | 1984-11-14 | 1984-11-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61117832A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI272448B (en) | 2002-07-26 | 2007-02-01 | Asml Masktools Bv | Orientation dependent shielding for use with dipole illumination techniques |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5312793A (en) * | 1976-07-23 | 1978-02-04 | Midori Anzen Kogyo | Oxygen generating apparatus |
| JPS5558534A (en) * | 1978-10-24 | 1980-05-01 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
| JPS5626450A (en) * | 1979-08-13 | 1981-03-14 | Hitachi Ltd | Manufacture of semiconductor device |
-
1984
- 1984-11-14 JP JP59238565A patent/JPS61117832A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5312793A (en) * | 1976-07-23 | 1978-02-04 | Midori Anzen Kogyo | Oxygen generating apparatus |
| JPS5558534A (en) * | 1978-10-24 | 1980-05-01 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
| JPS5626450A (en) * | 1979-08-13 | 1981-03-14 | Hitachi Ltd | Manufacture of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61117832A (ja) | 1986-06-05 |
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