JPS63244627A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63244627A JPS63244627A JP7910587A JP7910587A JPS63244627A JP S63244627 A JPS63244627 A JP S63244627A JP 7910587 A JP7910587 A JP 7910587A JP 7910587 A JP7910587 A JP 7910587A JP S63244627 A JPS63244627 A JP S63244627A
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- Japan
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- semiconductor substrate
- mask
- resist
- film
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 38
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 238000000034 method Methods 0.000 claims abstract description 19
- 150000004767 nitrides Chemical class 0.000 claims description 24
- 238000000206 photolithography Methods 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 1
- 230000001590 oxidative effect Effects 0.000 claims 1
- 230000003647 oxidation Effects 0.000 abstract description 21
- 238000007254 oxidation reaction Methods 0.000 abstract description 21
- 230000000694 effects Effects 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野]
この発明は半導体装置の製造方法に関し、特に半導体基
板上に膜厚の興なるフィールド酸化膜を有する半導体装
置の製造方法に関するものである。
板上に膜厚の興なるフィールド酸化膜を有する半導体装
置の製造方法に関するものである。
[従来の技術〕
第2A図〜第2F図は従来の製造方法による概略工程断
面図である。
面図である。
以下、図を参照して製造方法について説明する。
たとえば、シリコンよりなる半導体基板1上に熱酸化す
ることによって約500人の下敷酸化膜2を形成し、さ
らにその上にCVD法等で窒化膜3を形成する。窒化1
13上には第1のレジスト4を形成してこれを写真製版
法によってパターニングを行ない、所望のマスクパター
ンとする(第2A図参照)。
ることによって約500人の下敷酸化膜2を形成し、さ
らにその上にCVD法等で窒化膜3を形成する。窒化1
13上には第1のレジスト4を形成してこれを写真製版
法によってパターニングを行ない、所望のマスクパター
ンとする(第2A図参照)。
次に、第1のレジスト4をマスクとして露出している窒
化113をエツチング除去した後、残存の第1のレジス
ト4を取去りパターニングされた窒化膜3を下敷酸化1
!2上に残す(第2B図参照)。
化113をエツチング除去した後、残存の第1のレジス
ト4を取去りパターニングされた窒化膜3を下敷酸化1
!2上に残す(第2B図参照)。
パターニングされた窒化膜3をマスクとして半導体基板
1をフィールド酸化し、約16000Aの第1のフィー
ルド酸化膜6を所望位置に形成後、窒化1113を除去
する(第2C図参照)。
1をフィールド酸化し、約16000Aの第1のフィー
ルド酸化膜6を所望位置に形成後、窒化1113を除去
する(第2C図参照)。
続いて、第1のフィールド酸化膜6上を含み、半導体基
板1の下敷酸化II!2上全面に窒化膜9を再び形成後
、その上に上記と同様にパターニングされた第2のレジ
スト5を形成する(第2D図参照)。
板1の下敷酸化II!2上全面に窒化膜9を再び形成後
、その上に上記と同様にパターニングされた第2のレジ
スト5を形成する(第2D図参照)。
さらに、第2のレジスト5をマスクとして露出している
窒化膜9をエツチング除去した後、残存の第2のレジス
ト5を取去り、パターニングされた所望の窒化膜9を残
す(第2E図参照)。
窒化膜9をエツチング除去した後、残存の第2のレジス
ト5を取去り、パターニングされた所望の窒化膜9を残
す(第2E図参照)。
最後に、パターニングされた窒化膜9をマスクとして、
再度フィールド酸化を行ない、第1のフィールド酸化膜
よりは薄い約8000Aの第2のフィールド酸化膜7を
形成して、窒化[I9を取去ることによって膜厚の異な
るフィールド酸化膜の形成が完了する(第2F図参照)
。
再度フィールド酸化を行ない、第1のフィールド酸化膜
よりは薄い約8000Aの第2のフィールド酸化膜7を
形成して、窒化[I9を取去ることによって膜厚の異な
るフィールド酸化膜の形成が完了する(第2F図参照)
。
[発明が解決しようとする問題点]
上記のような従来の製造方法では、フィールド酸化工程
が2度あることから、この熱影響によって半導体基板の
受ける熱的歪が大きくなってしまい、その結晶欠陥の発
生を引き起こしていた。
が2度あることから、この熱影響によって半導体基板の
受ける熱的歪が大きくなってしまい、その結晶欠陥の発
生を引き起こしていた。
また、1度目の酸化終了によって、半導体基板表面の平
坦性が損われた後、再度写真製版工程を含むため、その
マスク合わせ精度が向上しないという問題点も有してい
た。
坦性が損われた後、再度写真製版工程を含むため、その
マスク合わせ精度が向上しないという問題点も有してい
た。
この発明はかかる問題点を解決するためになされたもの
で、膜厚の異なる酸化膜を形成する際熱影響の少ない、
しかも写真製版工程におけるマスク合わせ精度を向上さ
せる1造方法を提供することを目的とする。
で、膜厚の異なる酸化膜を形成する際熱影響の少ない、
しかも写真製版工程におけるマスク合わせ精度を向上さ
せる1造方法を提供することを目的とする。
E問題点を解決するための手段]
この発明に係る半導体装置の製造方法は、フィールド酸
化時に使用するマスクの膜厚を所望の酸化膜の異なる膜
厚に対応させた厚さに形成し、マスクも含めてフィール
ド酸化するものモある。
化時に使用するマスクの膜厚を所望の酸化膜の異なる膜
厚に対応させた厚さに形成し、マスクも含めてフィール
ド酸化するものモある。
[作用]
この発明においてはm厚の異なるマスクを介してフィー
ルド酸化を行なうので、膜厚に応じた所望のフィールド
酸化膜が半導体基板1に1度で形成される。また、1度
のフィールド酸化ですむためマスク形成のための写真製
版が平坦面に対して実施できる。
ルド酸化を行なうので、膜厚に応じた所望のフィールド
酸化膜が半導体基板1に1度で形成される。また、1度
のフィールド酸化ですむためマスク形成のための写真製
版が平坦面に対して実施できる。
[実施例]
第1A図〜第1H図はこの発明の一実施例における概略
工程断面図である。
工程断面図である。
以下、図を参照してこの発明の製造方法について説明す
る。
る。
たとえば、シリコンよりなる半導体基板1上に熱酸化す
ることによって約50OAの下敷酸化膜2を形成し、さ
らにその上にCVD法等で約80OAの窒化113を形
成する(第1A図参照)。
ることによって約50OAの下敷酸化膜2を形成し、さ
らにその上にCVD法等で約80OAの窒化113を形
成する(第1A図参照)。
窒化膜3上には第1のレジスト4を形成してこれを写真
御飯法によってパターニングを行ない、フィールド酸化
膜を形成しないすなわち活性領域となる範囲に対応する
所望のマスクパターンを形成する(第1B図参照)。
御飯法によってパターニングを行ない、フィールド酸化
膜を形成しないすなわち活性領域となる範囲に対応する
所望のマスクパターンを形成する(第1B図参照)。
パターニングされた第1のレジスト4をマスクとして、
露出している窒化膜3をたとえばOF。
露出している窒化膜3をたとえばOF。
ガス系によってその膜厚が20OAとなるまでドライエ
ツチングを行なう。この場合、窒化膜の工ッチングレー
トは既知であるのでエツチング時間を設定することによ
って容易に膜厚コントロールが可能である(第1C図参
照)。
ツチングを行なう。この場合、窒化膜の工ッチングレー
トは既知であるのでエツチング時間を設定することによ
って容易に膜厚コントロールが可能である(第1C図参
照)。
さらに、第1のレジスト4および露出している窒化11
3上全面に第2のレジスト5を形成して、またこれを写
真製版法によってパターニングを行ない、薄いフィール
ド酸化膜を形成する範囲に対応する所望のマスクパター
ンを形成する(第1D図参照)。
3上全面に第2のレジスト5を形成して、またこれを写
真製版法によってパターニングを行ない、薄いフィール
ド酸化膜を形成する範囲に対応する所望のマスクパター
ンを形成する(第1D図参照)。
続いて、第1のレジスト4および第2のレジスト5をマ
スクとして、露出している窒化!13をたとえばCFa
ガス系のドライエツチングによって除去(第1E図参照
)した後、マスクとしていた第1のレジスト4および第
2のレジスト5を除去すると、部分的にその膜厚の興な
るパターニングされた窒化113が下敷酸化lI2上に
残存するく第1F図参照)。
スクとして、露出している窒化!13をたとえばCFa
ガス系のドライエツチングによって除去(第1E図参照
)した後、マスクとしていた第1のレジスト4および第
2のレジスト5を除去すると、部分的にその膜厚の興な
るパターニングされた窒化113が下敷酸化lI2上に
残存するく第1F図参照)。
パターニングされた窒化lI3をマスクと(パ1化膜3
のない領域で約16000Aの酸化膜が形成されるよう
なフィールド酸化を行なうと、窒化膜3の200△の薄
い膜厚の部分はすべて酸化されてしまい、半導体基板1
上に約6000〜8000Aの第2のフィールド酸化F
J7がff11のフィールド酸化II 6に連続して形
成される。なお、窒化FJ 3のa厚の厚い部分は完全
に酸化されずに残存窒化118として残り、その下部の
活性f!4域となるべき範囲の酸化を阻止する(第1G
図参照)。
のない領域で約16000Aの酸化膜が形成されるよう
なフィールド酸化を行なうと、窒化膜3の200△の薄
い膜厚の部分はすべて酸化されてしまい、半導体基板1
上に約6000〜8000Aの第2のフィールド酸化F
J7がff11のフィールド酸化II 6に連続して形
成される。なお、窒化FJ 3のa厚の厚い部分は完全
に酸化されずに残存窒化118として残り、その下部の
活性f!4域となるべき範囲の酸化を阻止する(第1G
図参照)。
最後に、残存窒化II8を除去することににって、所望
の膜pyの興なるフィー・ルド酸化膜が半導体基板1上
に形成された半導体装置が完成する(第1H図参照)。
の膜pyの興なるフィー・ルド酸化膜が半導体基板1上
に形成された半導体装置が完成する(第1H図参照)。
なお、上記実施例では、IS#を限定しているがこれは
一例であって窒化膜の膜厚やフィールド酸化の程度を任
意に変化させることによって、任意のフィールド酸化膜
を形成することができる。
一例であって窒化膜の膜厚やフィールド酸化の程度を任
意に変化させることによって、任意のフィールド酸化膜
を形成することができる。
また、上記実施例では、窒化膜をマスクとしているが同
様のn能を有する他のマスクであっても同様の効果を奏
する。
様のn能を有する他のマスクであっても同様の効果を奏
する。
J二た、上記実施例では、2種の興なる膜厚をもとにさ
れているが、3種以上の異なる膜厚であつても適用でき
ることは言うまでもない。
れているが、3種以上の異なる膜厚であつても適用でき
ることは言うまでもない。
さらに、上記実施例では、酸化工程に関するもののみ記
載しているが、フィールド酸化を実施する前に下敷酸化
膜や半導体基板をエツチングするなどの加工工程を含め
ることができることは言うまでもない。
載しているが、フィールド酸化を実施する前に下敷酸化
膜や半導体基板をエツチングするなどの加工工程を含め
ることができることは言うまでもない。
[発明の効果]
この発明は以上説明したとおり、膜厚の異なるマスクを
介して1度のフィールド酸化で膜厚の異なる所望のフィ
ールド酸化膜が形成できるので、半導体基板に熱影響を
与えることが少なく、また写真製版も平坦面に対してで
きるので精度の高い信頼のおける半導体装置となる効果
がある。
介して1度のフィールド酸化で膜厚の異なる所望のフィ
ールド酸化膜が形成できるので、半導体基板に熱影響を
与えることが少なく、また写真製版も平坦面に対してで
きるので精度の高い信頼のおける半導体装置となる効果
がある。
第1A図〜第1H図はこの発明の一実施例を示す概略工
程断面図、第2A図〜第2F図は従来の製造方法による
概略工程断面図である。 図において、1は半導体基板、3は窒化膜、4は第1の
レジスト、5は第2のレジスト、6は第1のフィールド
酸化膜、7は第2のフィールド酸化膜である。 なお、各図中同一符号は同一または相当部分を示す。
程断面図、第2A図〜第2F図は従来の製造方法による
概略工程断面図である。 図において、1は半導体基板、3は窒化膜、4は第1の
レジスト、5は第2のレジスト、6は第1のフィールド
酸化膜、7は第2のフィールド酸化膜である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (5)
- (1)半導体基板上に少なくとも2以上の異なる膜厚を
有する酸化膜を形成する半導体装置の製造方法であって
、 前記半導体基板上に前記酸化膜の膜厚に対応する膜厚を
有する少なくとも2以上の異なる膜厚のマスクを形成す
る工程と、 前記マスクを介して前記半導体基板上を酸化することに
よつて、前記酸化膜を形成する工程とを備え、 前記マスクの膜厚に応じて、形成される前記酸化膜の膜
厚が変化する、半導体装置の製造方法。 - (2)前記マスクを形成する工程は、 前記半導体基板上に前記マスクとなる層を形成する工程
と、 前記層上にパターニングされた第1のレジストを形成す
る工程と、 前記第1のレジストをマスクとして、露出した前記層を
所望の厚さ除去する工程と、 所望の厚さを除去された前記層上に、さらにパターニン
グされた第2のレジストを形成する工程と、 前記第2のレジストをマスクとして、露出した前記層を
除去する工程とからなる、特許請求の範囲第1項記載の
半導体装置の製造方法。 - (3)前記マスクは、写真製版法およびエッチング法に
よつて形成される、特許請求の範囲第1項または第2項
記載の半導体装置の製造方法。 - (4)前記マスクは、窒化膜である、特許請求の範囲第
1項、第2項または第3項記載の半導体装置の製造方法
。 - (5)前記半導体基板は、シリコン基板である、特許請
求の範囲第1項ないし第4項のいずれかに記載の半導体
装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62079105A JPH084108B2 (ja) | 1987-03-30 | 1987-03-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62079105A JPH084108B2 (ja) | 1987-03-30 | 1987-03-30 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63244627A true JPS63244627A (ja) | 1988-10-12 |
JPH084108B2 JPH084108B2 (ja) | 1996-01-17 |
Family
ID=13680612
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62079105A Expired - Lifetime JPH084108B2 (ja) | 1987-03-30 | 1987-03-30 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH084108B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5369052A (en) * | 1993-12-06 | 1994-11-29 | Motorola, Inc. | Method of forming dual field oxide isolation |
US5374586A (en) * | 1993-09-27 | 1994-12-20 | United Microelectronics Corporation | Multi-LOCOS (local oxidation of silicon) isolation process |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5994884A (ja) * | 1982-11-24 | 1984-05-31 | Semiconductor Energy Lab Co Ltd | 光電変換装置の作製方法 |
JPS5994844A (ja) * | 1982-11-24 | 1984-05-31 | Nec Corp | 半導体装置の製造方法 |
-
1987
- 1987-03-30 JP JP62079105A patent/JPH084108B2/ja not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5994884A (ja) * | 1982-11-24 | 1984-05-31 | Semiconductor Energy Lab Co Ltd | 光電変換装置の作製方法 |
JPS5994844A (ja) * | 1982-11-24 | 1984-05-31 | Nec Corp | 半導体装置の製造方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5374586A (en) * | 1993-09-27 | 1994-12-20 | United Microelectronics Corporation | Multi-LOCOS (local oxidation of silicon) isolation process |
US5369052A (en) * | 1993-12-06 | 1994-11-29 | Motorola, Inc. | Method of forming dual field oxide isolation |
Also Published As
Publication number | Publication date |
---|---|
JPH084108B2 (ja) | 1996-01-17 |
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