JPS6095653U - デ−タバス制御装置 - Google Patents
デ−タバス制御装置Info
- Publication number
- JPS6095653U JPS6095653U JP18642183U JP18642183U JPS6095653U JP S6095653 U JPS6095653 U JP S6095653U JP 18642183 U JP18642183 U JP 18642183U JP 18642183 U JP18642183 U JP 18642183U JP S6095653 U JPS6095653 U JP S6095653U
- Authority
- JP
- Japan
- Prior art keywords
- data bus
- microprocessor
- control device
- bus control
- response
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
第1図はデータバス制御装置における従来の構成例を示
したブロック図、第2図は本考案にかかるデータバス制
御装置の一実施例の構成を示したーブロック薗、第3図
は第2図のデータバス制御装置の各信号のタイムチャー
トであり、aはアドレスストローブ信号、bはクロック
の出力信号、C,dおよびeはQWAIT、 IWAI
Tおよび2WAITのタイミングに対応したタイミング
信号、fはチップセレクト信号、gはDTACK信号の
タイムチャートである。 −10・・・マイクロプロセッサ、20,20..20
2・・・ディバイス、30・・・非同期データバス、4
0・・・レジスタ、41,4ht 412・・・設定
レジスタ、50・・・制御回路。
したブロック図、第2図は本考案にかかるデータバス制
御装置の一実施例の構成を示したーブロック薗、第3図
は第2図のデータバス制御装置の各信号のタイムチャー
トであり、aはアドレスストローブ信号、bはクロック
の出力信号、C,dおよびeはQWAIT、 IWAI
Tおよび2WAITのタイミングに対応したタイミング
信号、fはチップセレクト信号、gはDTACK信号の
タイムチャートである。 −10・・・マイクロプロセッサ、20,20..20
2・・・ディバイス、30・・・非同期データバス、4
0・・・レジスタ、41,4ht 412・・・設定
レジスタ、50・・・制御回路。
Claims (1)
- マイクロプロセッサと、該マイクロプロセッサと非同期
データバスにより接続されていてマイクロプロセッサか
らアクセスされたときにデータ処理を行なうディバイス
と、該ディバイスについてアクセスが開始されて力〜ら
応答するまでの応答時間が任意に設定されるレジスタと
、該レジスタからの信号を受けてアクセスが行なわれた
ディバイスについてその応答時間が経過したとこはでア
クセスに対する応答を示すデータ確認信号を前記マイク
ロプロセッサに送る制御回路とを具備したことを特徴と
するデータバス制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18642183U JPS6095653U (ja) | 1983-12-01 | 1983-12-01 | デ−タバス制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18642183U JPS6095653U (ja) | 1983-12-01 | 1983-12-01 | デ−タバス制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6095653U true JPS6095653U (ja) | 1985-06-29 |
Family
ID=30402666
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18642183U Pending JPS6095653U (ja) | 1983-12-01 | 1983-12-01 | デ−タバス制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6095653U (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6375960A (ja) * | 1986-09-19 | 1988-04-06 | Hitachi Ltd | ロジックlsi |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54527A (en) * | 1977-06-03 | 1979-01-05 | Hitachi Ltd | Control circuit for terminal unit |
JPS55110324A (en) * | 1979-02-16 | 1980-08-25 | Nec Corp | Unit control circuit |
-
1983
- 1983-12-01 JP JP18642183U patent/JPS6095653U/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54527A (en) * | 1977-06-03 | 1979-01-05 | Hitachi Ltd | Control circuit for terminal unit |
JPS55110324A (en) * | 1979-02-16 | 1980-08-25 | Nec Corp | Unit control circuit |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6375960A (ja) * | 1986-09-19 | 1988-04-06 | Hitachi Ltd | ロジックlsi |
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