JPS58109898U - Ｐ−ｒｏｍライタ - Google Patents
Ｐ−ｒｏｍライタInfo
- Publication number
- JPS58109898U JPS58109898U JP584382U JP584382U JPS58109898U JP S58109898 U JPS58109898 U JP S58109898U JP 584382 U JP584382 U JP 584382U JP 584382 U JP584382 U JP 584382U JP S58109898 U JPS58109898 U JP S58109898U
- Authority
- JP
- Japan
- Prior art keywords
- rom
- cycle
- rom writer
- data
- enable signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
第１図は従来のＰ−ＲＯＭライタの一例のブロック図、
第２図は第１図に示すＰ−ＲＯＭライタのＰ−ＲＯＭデ
ータの読出しサイクルのタイミングチャート、第３図は
本考案の一実施例のブロック図、第４図は第３図に示し
た一実施例のＰ−ＲＯＭデータの読出しサイクルのタイ
ミングチャートである。 １・・・・・・データバス、２・・・・・・アドレス情
報、３・・・・・・データ情報、４・・・・・・ラッチ
回路、５・・・・・・ラッチ回路、６・・・・・・バッ
ファ回路、７・・・・・・制御論理回路、８・・・・・
・Ｐ−ＲＯＭ、９・・・・・・アドレス情報出力イネー
ブル信号、１０・・・・・・データ情報ラッチイネーブ
ル信号、１１・・・・・・アトにス情報ラッチイネーブ
ル信号、１２・・・・・・データ情報出力イネーブル信
号、１３・・・・・・Ｐ−ＲＯＭデータ出力イネーブル
信号、１４・・・・・・Ｐ−ＲＯＭチップイネーブル信
号、１５・・・・・・Ｖｐｐ、 １６・・・・・・ア
ドレスバス、１７・・・・・・バッファ、１８・・・・
・・制御論理回路、１９・・・・・・アドレス・データ
情報出力イネーブル信号、２０・・・・・・アドレス情
報出力イネーブル信号、２１・・・・・・インストラク
ション・サイクル、２２・・・・・・アドレス・セット
・サイクル、２３・・・・・・チップイネーブル・セッ
ト・サイクル、２４・・・・・・データ読出しサイクル
、２５・・・・・・チップイネーブル・クリア・サイク
ル、２６・・・・・・アドレス・クリア・サイクル、２
７・・・・・・アドレス情報、３１・・・・・・インス
トラクション・サイクル、３２・・・・・・ラッチ出力
禁止サイクル、３３・・・・・・バッファ回路出力許可
サイクル、３４・・・・・・データ読出しサイクル、３
５・・・・・・バッファ回路出力禁止サイクル、３６・
・・・・・有効アドレス情報。
第２図は第１図に示すＰ−ＲＯＭライタのＰ−ＲＯＭデ
ータの読出しサイクルのタイミングチャート、第３図は
本考案の一実施例のブロック図、第４図は第３図に示し
た一実施例のＰ−ＲＯＭデータの読出しサイクルのタイ
ミングチャートである。 １・・・・・・データバス、２・・・・・・アドレス情
報、３・・・・・・データ情報、４・・・・・・ラッチ
回路、５・・・・・・ラッチ回路、６・・・・・・バッ
ファ回路、７・・・・・・制御論理回路、８・・・・・
・Ｐ−ＲＯＭ、９・・・・・・アドレス情報出力イネー
ブル信号、１０・・・・・・データ情報ラッチイネーブ
ル信号、１１・・・・・・アトにス情報ラッチイネーブ
ル信号、１２・・・・・・データ情報出力イネーブル信
号、１３・・・・・・Ｐ−ＲＯＭデータ出力イネーブル
信号、１４・・・・・・Ｐ−ＲＯＭチップイネーブル信
号、１５・・・・・・Ｖｐｐ、 １６・・・・・・ア
ドレスバス、１７・・・・・・バッファ、１８・・・・
・・制御論理回路、１９・・・・・・アドレス・データ
情報出力イネーブル信号、２０・・・・・・アドレス情
報出力イネーブル信号、２１・・・・・・インストラク
ション・サイクル、２２・・・・・・アドレス・セット
・サイクル、２３・・・・・・チップイネーブル・セッ
ト・サイクル、２４・・・・・・データ読出しサイクル
、２５・・・・・・チップイネーブル・クリア・サイク
ル、２６・・・・・・アドレス・クリア・サイクル、２
７・・・・・・アドレス情報、３１・・・・・・インス
トラクション・サイクル、３２・・・・・・ラッチ出力
禁止サイクル、３３・・・・・・バッファ回路出力許可
サイクル、３４・・・・・・データ読出しサイクル、３
５・・・・・・バッファ回路出力禁止サイクル、３６・
・・・・・有効アドレス情報。
Claims (1)
- アドレス情報を直接にＰ−ＲＯＭに送り込むバッファ回
路と、前記Ｐ−ＲＯＭからのデータを直接にデータバス
に出力するバッファ回路と、前記二つのバッファ回路の
出力イネーブル信号を制御する制御論理回路とを含むこ
とを特徴とするＰ−ＲＯＭライタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP584382U JPS58109898U (ja) | 1982-01-20 | 1982-01-20 | Ｐ−ｒｏｍライタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP584382U JPS58109898U (ja) | 1982-01-20 | 1982-01-20 | Ｐ−ｒｏｍライタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58109898U true JPS58109898U (ja) | 1983-07-26 |
Family
ID=30018637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP584382U Pending JPS58109898U (ja) | 1982-01-20 | 1982-01-20 | Ｐ−ｒｏｍライタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58109898U (ja) |
-
1982
- 1982-01-20 JP JP584382U patent/JPS58109898U/ja active Pending
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