JPS58109898U - P−romライタ - Google Patents
P−romライタInfo
- Publication number
- JPS58109898U JPS58109898U JP584382U JP584382U JPS58109898U JP S58109898 U JPS58109898 U JP S58109898U JP 584382 U JP584382 U JP 584382U JP 584382 U JP584382 U JP 584382U JP S58109898 U JPS58109898 U JP S58109898U
- Authority
- JP
- Japan
- Prior art keywords
- rom
- cycle
- rom writer
- data
- enable signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
第1図は従来のP−ROMライタの一例のブロック図、
第2図は第1図に示すP−ROMライタのP−ROMデ
ータの読出しサイクルのタイミングチャート、第3図は
本考案の一実施例のブロック図、第4図は第3図に示し
た一実施例のP−ROMデータの読出しサイクルのタイ
ミングチャートである。 1・・・・・・データバス、2・・・・・・アドレス情
報、3・・・・・・データ情報、4・・・・・・ラッチ
回路、5・・・・・・ラッチ回路、6・・・・・・バッ
ファ回路、7・・・・・・制御論理回路、8・・・・・
・P−ROM、9・・・・・・アドレス情報出力イネー
ブル信号、10・・・・・・データ情報ラッチイネーブ
ル信号、11・・・・・・アトにス情報ラッチイネーブ
ル信号、12・・・・・・データ情報出力イネーブル信
号、13・・・・・・P−ROMデータ出力イネーブル
信号、14・・・・・・P−ROMチップイネーブル信
号、15・・・・・・Vpp、 16・・・・・・ア
ドレスバス、17・・・・・・バッファ、18・・・・
・・制御論理回路、19・・・・・・アドレス・データ
情報出力イネーブル信号、20・・・・・・アドレス情
報出力イネーブル信号、21・・・・・・インストラク
ション・サイクル、22・・・・・・アドレス・セット
・サイクル、23・・・・・・チップイネーブル・セッ
ト・サイクル、24・・・・・・データ読出しサイクル
、25・・・・・・チップイネーブル・クリア・サイク
ル、26・・・・・・アドレス・クリア・サイクル、2
7・・・・・・アドレス情報、31・・・・・・インス
トラクション・サイクル、32・・・・・・ラッチ出力
禁止サイクル、33・・・・・・バッファ回路出力許可
サイクル、34・・・・・・データ読出しサイクル、3
5・・・・・・バッファ回路出力禁止サイクル、36・
・・・・・有効アドレス情報。
第2図は第1図に示すP−ROMライタのP−ROMデ
ータの読出しサイクルのタイミングチャート、第3図は
本考案の一実施例のブロック図、第4図は第3図に示し
た一実施例のP−ROMデータの読出しサイクルのタイ
ミングチャートである。 1・・・・・・データバス、2・・・・・・アドレス情
報、3・・・・・・データ情報、4・・・・・・ラッチ
回路、5・・・・・・ラッチ回路、6・・・・・・バッ
ファ回路、7・・・・・・制御論理回路、8・・・・・
・P−ROM、9・・・・・・アドレス情報出力イネー
ブル信号、10・・・・・・データ情報ラッチイネーブ
ル信号、11・・・・・・アトにス情報ラッチイネーブ
ル信号、12・・・・・・データ情報出力イネーブル信
号、13・・・・・・P−ROMデータ出力イネーブル
信号、14・・・・・・P−ROMチップイネーブル信
号、15・・・・・・Vpp、 16・・・・・・ア
ドレスバス、17・・・・・・バッファ、18・・・・
・・制御論理回路、19・・・・・・アドレス・データ
情報出力イネーブル信号、20・・・・・・アドレス情
報出力イネーブル信号、21・・・・・・インストラク
ション・サイクル、22・・・・・・アドレス・セット
・サイクル、23・・・・・・チップイネーブル・セッ
ト・サイクル、24・・・・・・データ読出しサイクル
、25・・・・・・チップイネーブル・クリア・サイク
ル、26・・・・・・アドレス・クリア・サイクル、2
7・・・・・・アドレス情報、31・・・・・・インス
トラクション・サイクル、32・・・・・・ラッチ出力
禁止サイクル、33・・・・・・バッファ回路出力許可
サイクル、34・・・・・・データ読出しサイクル、3
5・・・・・・バッファ回路出力禁止サイクル、36・
・・・・・有効アドレス情報。
Claims (1)
- アドレス情報を直接にP−ROMに送り込むバッファ回
路と、前記P−ROMからのデータを直接にデータバス
に出力するバッファ回路と、前記二つのバッファ回路の
出力イネーブル信号を制御する制御論理回路とを含むこ
とを特徴とするP−ROMライタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP584382U JPS58109898U (ja) | 1982-01-20 | 1982-01-20 | P−romライタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP584382U JPS58109898U (ja) | 1982-01-20 | 1982-01-20 | P−romライタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58109898U true JPS58109898U (ja) | 1983-07-26 |
Family
ID=30018637
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP584382U Pending JPS58109898U (ja) | 1982-01-20 | 1982-01-20 | P−romライタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58109898U (ja) |
-
1982
- 1982-01-20 JP JP584382U patent/JPS58109898U/ja active Pending
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