JPS6375960A - ロジックlsi - Google Patents
ロジックlsiInfo
- Publication number
- JPS6375960A JPS6375960A JP21956186A JP21956186A JPS6375960A JP S6375960 A JPS6375960 A JP S6375960A JP 21956186 A JP21956186 A JP 21956186A JP 21956186 A JP21956186 A JP 21956186A JP S6375960 A JPS6375960 A JP S6375960A
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- JP
- Japan
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- register
- bus
- bus cycle
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- signal
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- Granted
Links
- 238000000034 method Methods 0.000 claims description 9
- 238000001514 detection method Methods 0.000 abstract description 7
- 238000004891 communication Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000015654 memory Effects 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
r碗り慮 I−の兎1圧し座野 ]
本発明はマイクロプロセッサ等のロジックLSIに係り
、特に高速なパスサイクルの実現に好適なバス制御方式
に関する。
、特に高速なパスサイクルの実現に好適なバス制御方式
に関する。
従来のマイクロプロセッサ等でシステム構成が犬きくな
ることが予想さnる上位ロジックLSIは、アクセス時
間の異なる種々のデバイスとバス接続?しなければなら
・2いため、非同期方式によるバス制御方式を導入して
いるう 非同期方式によるバス制御方式は、ロジックLSIとア
クセスしようとしているデバイスとの間のバスによる通
信とシェイクハンド方式によって制御する。パスサイク
ルでは、まずロジックLSI側でアクセスアドレスを出
力し、書き込みサイクルではデータも出力する。アクセ
スされたデバイス側では1通信終了のタイミングを知ら
せるバスサイクル終了信号をロジックLSI側に送る。
ることが予想さnる上位ロジックLSIは、アクセス時
間の異なる種々のデバイスとバス接続?しなければなら
・2いため、非同期方式によるバス制御方式を導入して
いるう 非同期方式によるバス制御方式は、ロジックLSIとア
クセスしようとしているデバイスとの間のバスによる通
信とシェイクハンド方式によって制御する。パスサイク
ルでは、まずロジックLSI側でアクセスアドレスを出
力し、書き込みサイクルではデータも出力する。アクセ
スされたデバイス側では1通信終了のタイミングを知ら
せるバスサイクル終了信号をロジックLSI側に送る。
elシックLSIは、このは号を受は取ってから、読み
出しサイクルではバス上からデータを読取りパスサイク
ルを終了する− このように非同期方式によるバス制御では、アクセスさ
れたデバイスがバス上にデータを送り出す、あるいはバ
ス上からデータを受取る前に、あらかじめバスサイクル
の終了タイミングを予測してバスサイクル終了信号をロ
ジックLSI側に送り出す必要がある。
出しサイクルではバス上からデータを読取りパスサイク
ルを終了する− このように非同期方式によるバス制御では、アクセスさ
れたデバイスがバス上にデータを送り出す、あるいはバ
ス上からデータを受取る前に、あらかじめバスサイクル
の終了タイミングを予測してバスサイクル終了信号をロ
ジックLSI側に送り出す必要がある。
この種の方式によるバス制御のタイミングチャート例を
第2図に、ロジックL、8114周辺の構成列を第3図
に示す、第2図中、AV(アドレス空間ド: Addr
ess ”ia目d)信号はロジックLSIが出力する
アドレスが有効になったことを示し、1)C(データ
コングリ−1−: f)atB Complete )
信号が周辺デバイスによるバスサイクル終了信号である
。
第2図に、ロジックL、8114周辺の構成列を第3図
に示す、第2図中、AV(アドレス空間ド: Addr
ess ”ia目d)信号はロジックLSIが出力する
アドレスが有効になったことを示し、1)C(データ
コングリ−1−: f)atB Complete )
信号が周辺デバイスによるバスサイクル終了信号である
。
この1の装置としては16ビツトマイクロコンピユータ
68000等があろう 〔発明が解決しようとする問題点〕 上記従来技術は、チップ外部でのバスサイクル終r(!
!号の生成遅延の点について配慮がされておらず、外部
デバイスのアクセス時間が高速化されても、バスサイク
ル終了信号の生成遅延によってバスサイクルが高速化で
きないという問題があった。
68000等があろう 〔発明が解決しようとする問題点〕 上記従来技術は、チップ外部でのバスサイクル終r(!
!号の生成遅延の点について配慮がされておらず、外部
デバイスのアクセス時間が高速化されても、バスサイク
ル終了信号の生成遅延によってバスサイクルが高速化で
きないという問題があった。
本発明の目的は、バスサイクル終了信号の生成遅延によ
るバスサイクルの延長をなくシ、高速アクセス可能なデ
バイスの特性を生かしたシスデム構成を実現可能とする
ことにある。
るバスサイクルの延長をなくシ、高速アクセス可能なデ
バイスの特性を生かしたシスデム構成を実現可能とする
ことにある。
上記目的は、高速アクセス可能なデバイスのアクセス時
にはバスサイクル終了信号をチップ内部で生晟すること
により、達成される。
にはバスサイクル終了信号をチップ内部で生晟すること
により、達成される。
高速アクセス可能なデバイスをある特定のアドレス空間
に配置することは一般的である。そのため、アクセスア
ドレスがこの特定アドレス空間内にあるかどうかによっ
て、バスサイクル終了信号をチップ内部で生成するかど
うかを判断することができる。内部で生成されたバスサ
イクル終了信号は、チップ外部よ)入力されるバスサイ
クル終了信号(周辺デバイスが生成)とOR論理をとり
て従来の非同期方式によるバス制御回路に入力すればよ
い。
に配置することは一般的である。そのため、アクセスア
ドレスがこの特定アドレス空間内にあるかどうかによっ
て、バスサイクル終了信号をチップ内部で生成するかど
うかを判断することができる。内部で生成されたバスサ
イクル終了信号は、チップ外部よ)入力されるバスサイ
クル終了信号(周辺デバイスが生成)とOR論理をとり
て従来の非同期方式によるバス制御回路に入力すればよ
い。
外部デバイスにはロジックLSIによシバスサイクル終
了信号を内部生成したことを知らせることによシ誤動作
の発生を防止することができる。
了信号を内部生成したことを知らせることによシ誤動作
の発生を防止することができる。
以f、本発明の一実施例をgx図によシ説明する。
内部でアクセス時にバスサイクル終了信号を生成するア
ドレス空間は領域指定レジスタlによって指定する。こ
のレジスタ1へのtH定情報の書込ミハ、マイクロプロ
セッサ等のコンディションコードレジスタ等コントロー
ルレジスタと同様に。
ドレス空間は領域指定レジスタlによって指定する。こ
のレジスタ1へのtH定情報の書込ミハ、マイクロプロ
セッサ等のコンディションコードレジスタ等コントロー
ルレジスタと同様に。
命令によって行なう。レジスタ1で指定されたアドレス
空間は一致検出回路2に入力される。−数構出回路2は
このレジスタ1で指定されたアドレス空間内に、アクセ
スアドレス6が存在するかどうかをチェックする。アク
セスアドレス6は、メモリアクセス時にチップより出力
するアドレス3を、タイミング発生回路4からの制御信
号でラッチ5を通して同期化された信号である。領域指
定レジスタ1および一致検出回路2の回路構成例を。
空間は一致検出回路2に入力される。−数構出回路2は
このレジスタ1で指定されたアドレス空間内に、アクセ
スアドレス6が存在するかどうかをチェックする。アク
セスアドレス6は、メモリアクセス時にチップより出力
するアドレス3を、タイミング発生回路4からの制御信
号でラッチ5を通して同期化された信号である。領域指
定レジスタ1および一致検出回路2の回路構成例を。
第4図を用いて説明する。
領域指定レジスタ1はアドレス空間を指定するためのレ
ジスタ7および、レジスタ7で指定する谷ビットの有効
性を規定するマスク用レジスタ8から構成される。マス
ク用レジスタ8内の全ビットを@l“にしておくと、ア
ドレス6にどのような値が入ろうとも、アクセスアドレ
スは指定領域内であるという信号(9の信号が″1#)
が出力される。この場合、バスサイクル終了信号はチッ
プ内部で自動生成される。この逆にマスク用レジスタ8
内の全ビットt−″0#にしておくと、アクセスアドレ
ス6がレジスタ7の値と完全に一致しない限フ、指定領
域外であることを表わす信号9=″″0#が出力される
。この領域指定レジスタ1と一致検出回路2はベアで複
数組、設定可能で、この場合は一致検出回路2の出力9
t−それぞれオア(0几)論理でまとめれば良い。また
、この回路構成は連想メモリで実現することもできる。
ジスタ7および、レジスタ7で指定する谷ビットの有効
性を規定するマスク用レジスタ8から構成される。マス
ク用レジスタ8内の全ビットを@l“にしておくと、ア
ドレス6にどのような値が入ろうとも、アクセスアドレ
スは指定領域内であるという信号(9の信号が″1#)
が出力される。この場合、バスサイクル終了信号はチッ
プ内部で自動生成される。この逆にマスク用レジスタ8
内の全ビットt−″0#にしておくと、アクセスアドレ
ス6がレジスタ7の値と完全に一致しない限フ、指定領
域外であることを表わす信号9=″″0#が出力される
。この領域指定レジスタ1と一致検出回路2はベアで複
数組、設定可能で、この場合は一致検出回路2の出力9
t−それぞれオア(0几)論理でまとめれば良い。また
、この回路構成は連想メモリで実現することもできる。
−散積出回路2の出力9は、指定領域内であったことを
チップ周辺のデバイスに却らせるため。
チップ周辺のデバイスに却らせるため。
信号10のSC(シンクロナス サイク0:5yrxc
hronous Cycle )信号としてチップ外部
に出力されると同時に、最小バスサイクルとなるバスサ
イクル終了信号(1)C;データ コンプリー) :
Data (::omplete ) 13のタイミン
グに合わせて信号11として出力される。
hronous Cycle )信号としてチップ外部
に出力されると同時に、最小バスサイクルとなるバスサ
イクル終了信号(1)C;データ コンプリー) :
Data (::omplete ) 13のタイミン
グに合わせて信号11として出力される。
この信号11&2バスサイクル終了信号13と0几論理
がとられ、バスサイクルMj御回路に入力される。本発
明の内部バスサイクル終了信号生成部は、外部構成され
るバスサイクル終了信号f)C(13)生成部と並列接
続されているため、外部でのみこのDC信号13を生成
するシステム構成をとる場合にも障害とはならない。
がとられ、バスサイクルMj御回路に入力される。本発
明の内部バスサイクル終了信号生成部は、外部構成され
るバスサイクル終了信号f)C(13)生成部と並列接
続されているため、外部でのみこのDC信号13を生成
するシステム構成をとる場合にも障害とはならない。
第5図に本実施例において、バスサイクル終了信号を内
部生成した場合のタイミングチャートを示す。バスサイ
クルは最小バスサイクルに固定され、指定領域内であっ
たことを示すSC信号10がアサートされる。
部生成した場合のタイミングチャートを示す。バスサイ
クルは最小バスサイクルに固定され、指定領域内であっ
たことを示すSC信号10がアサートされる。
本発明によれば、充分に高速アクセス可能なデバイスと
の間の通信においては、パスサイクル終r信号を外部生
成することなしに、最小バスサイクル応答を可能とする
ので、システム構成に合わせて最良のバス制#をするこ
とができ、ロジックLSIの性能を決定するデータ転送
を高速化することができる効果があろう
の間の通信においては、パスサイクル終r信号を外部生
成することなしに、最小バスサイクル応答を可能とする
ので、システム構成に合わせて最良のバス制#をするこ
とができ、ロジックLSIの性能を決定するデータ転送
を高速化することができる効果があろう
jJc1図は本発明の一実施例の構成図、第2図は従来
の非同期方式によるバスサイクルのタイミングチャート
例、第3図は従来の非同期方式によるバス制御を実現す
るためのテップ周辺の構成例、第4図は本発明の実施列
の主要構成部、第5図は本発明実施例によるバス制御の
タイミングチャートである。 1・・・領域指定レジスタ、2・・・アドレス空間の一
散積出回路、6・・・アクセスアドレス、10・・・領
域内表示信号、13・・・バスサイクル終了信号、14
・・・ロジックLSI、15・・・遅延回路等、16.
17・・・デコーダ、18・・・周辺制御装置等、19
・・・各種メモリ、20・・−データバス。 第2山 2一致検出回路 第3図 夷5図
の非同期方式によるバスサイクルのタイミングチャート
例、第3図は従来の非同期方式によるバス制御を実現す
るためのテップ周辺の構成例、第4図は本発明の実施列
の主要構成部、第5図は本発明実施例によるバス制御の
タイミングチャートである。 1・・・領域指定レジスタ、2・・・アドレス空間の一
散積出回路、6・・・アクセスアドレス、10・・・領
域内表示信号、13・・・バスサイクル終了信号、14
・・・ロジックLSI、15・・・遅延回路等、16.
17・・・デコーダ、18・・・周辺制御装置等、19
・・・各種メモリ、20・・−データバス。 第2山 2一致検出回路 第3図 夷5図
Claims (1)
- 【特許請求の範囲】 1、非同期方式でバス制御を行なうロジックLSIにお
いて、一定のアドレス空間を指定する手段と、この指定
された空間とアクセスアドレスとを比較する手段と、こ
の比較によつてアクセスアドレスが指定空間内にある場
合にのみ最小バスサイクルでバスサイクルを終了させる
手段と、チップ外部にアクセスアドレスが指定空間内に
あつたことを知らせる手段とを設けたことを特徴とする
バス制御方式。 2、ロジックLSIで実行される命令によつてアドレス
空間を指定することを特徴とする第1項記載のバス制御
方式。 3、指定アドレス空間を複数設定できるようにしたこと
を特徴とする第1項記載のバス制御方式。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61219561A JP2594919B2 (ja) | 1986-09-19 | 1986-09-19 | ロジックlsi |
US07/084,808 US5109492A (en) | 1986-09-19 | 1987-08-13 | Microprocessor which terminates bus cycle when access address falls within a predetermined processor system address space |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61219561A JP2594919B2 (ja) | 1986-09-19 | 1986-09-19 | ロジックlsi |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7299540A Division JP2581484B2 (ja) | 1995-11-17 | 1995-11-17 | データ処理システム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6375960A true JPS6375960A (ja) | 1988-04-06 |
JP2594919B2 JP2594919B2 (ja) | 1997-03-26 |
Family
ID=16737434
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61219561A Expired - Lifetime JP2594919B2 (ja) | 1986-09-19 | 1986-09-19 | ロジックlsi |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2594919B2 (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5938828A (ja) * | 1982-08-27 | 1984-03-02 | Hitachi Ltd | デ−タ処理システム |
JPS59144930A (ja) * | 1983-02-07 | 1984-08-20 | Hitachi Ltd | マイクロコンピユ−タ |
JPS6095653U (ja) * | 1983-12-01 | 1985-06-29 | 横河電機株式会社 | デ−タバス制御装置 |
-
1986
- 1986-09-19 JP JP61219561A patent/JP2594919B2/ja not_active Expired - Lifetime
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5938828A (ja) * | 1982-08-27 | 1984-03-02 | Hitachi Ltd | デ−タ処理システム |
JPS59144930A (ja) * | 1983-02-07 | 1984-08-20 | Hitachi Ltd | マイクロコンピユ−タ |
JPS6095653U (ja) * | 1983-12-01 | 1985-06-29 | 横河電機株式会社 | デ−タバス制御装置 |
Also Published As
Publication number | Publication date |
---|---|
JP2594919B2 (ja) | 1997-03-26 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |