JPS6375960A - ロジックｌｓｉ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ｒ碗り慮　Ｉ−の兎１圧し座野　］ 本発明はマイクロプロセッサ等のロジックＬＳＩに係り
、特に高速なパスサイクルの実現に好適なバス制御方式
に関する。

〔従来の技術〕

従来のマイクロプロセッサ等でシステム構成が犬きくな
ることが予想さｎる上位ロジックＬＳＩは、アクセス時
間の異なる種々のデバイスとバス接続？しなければなら
・２いため、非同期方式によるバス制御方式を導入して
いるう 非同期方式によるバス制御方式は、ロジックＬＳＩとア
クセスしようとしているデバイスとの間のバスによる通
信とシェイクハンド方式によって制御する。パスサイク
ルでは、まずロジックＬＳＩ側でアクセスアドレスを出
力し、書き込みサイクルではデータも出力する。アクセ
スされたデバイス側では１通信終了のタイミングを知ら
せるバスサイクル終了信号をロジックＬＳＩ側に送る。

ｅｌシックＬＳＩは、このは号を受は取ってから、読み
出しサイクルではバス上からデータを読取りパスサイク
ルを終了する− このように非同期方式によるバス制御では、アクセスさ
れたデバイスがバス上にデータを送り出す、あるいはバ
ス上からデータを受取る前に、あらかじめバスサイクル
の終了タイミングを予測してバスサイクル終了信号をロ
ジックＬＳＩ側に送り出す必要がある。

この種の方式によるバス制御のタイミングチャート例を
第２図に、ロジックＬ、８１１４周辺の構成列を第３図
に示す、第２図中、ＡＶ（アドレス空間ド：　Ａｄｄｒ
ｅｓｓ　”ｉａ目ｄ）信号はロジックＬＳＩが出力する
アドレスが有効になったことを示し、１）Ｃ（データ　
コングリ−１−：　ｆ）ａｔＢ　Ｃｏｍｐｌｅｔｅ　）
信号が周辺デバイスによるバスサイクル終了信号である
。

この１の装置としては１６ビツトマイクロコンピユータ
６８０００等があろう 〔発明が解決しようとする問題点〕 上記従来技術は、チップ外部でのバスサイクル終ｒ（！
！号の生成遅延の点について配慮がされておらず、外部
デバイスのアクセス時間が高速化されても、バスサイク
ル終了信号の生成遅延によってバスサイクルが高速化で
きないという問題があった。

本発明の目的は、バスサイクル終了信号の生成遅延によ
るバスサイクルの延長をなくシ、高速アクセス可能なデ
バイスの特性を生かしたシスデム構成を実現可能とする
ことにある。

〔問題点を解決するための手渡〕

上記目的は、高速アクセス可能なデバイスのアクセス時
にはバスサイクル終了信号をチップ内部で生晟すること
により、達成される。

〔作用〕

高速アクセス可能なデバイスをある特定のアドレス空間
に配置することは一般的である。そのため、アクセスア
ドレスがこの特定アドレス空間内にあるかどうかによっ
て、バスサイクル終了信号をチップ内部で生成するかど
うかを判断することができる。内部で生成されたバスサ
イクル終了信号は、チップ外部よ）入力されるバスサイ
クル終了信号（周辺デバイスが生成）とＯＲ論理をとり
て従来の非同期方式によるバス制御回路に入力すればよ
い。

外部デバイスにはロジックＬＳＩによシバスサイクル終
了信号を内部生成したことを知らせることによシ誤動作
の発生を防止することができる。

〔実施例〕

以ｆ、本発明の一実施例をｇｘ図によシ説明する。

内部でアクセス時にバスサイクル終了信号を生成するア
ドレス空間は領域指定レジスタｌによって指定する。こ
のレジスタ１へのｔＨ定情報の書込ミハ、マイクロプロ
セッサ等のコンディションコードレジスタ等コントロー
ルレジスタと同様に。

命令によって行なう。レジスタ１で指定されたアドレス
空間は一致検出回路２に入力される。−数構出回路２は
このレジスタ１で指定されたアドレス空間内に、アクセ
スアドレス６が存在するかどうかをチェックする。アク
セスアドレス６は、メモリアクセス時にチップより出力
するアドレス３を、タイミング発生回路４からの制御信
号でラッチ５を通して同期化された信号である。領域指
定レジスタ１および一致検出回路２の回路構成例を。

第４図を用いて説明する。

領域指定レジスタ１はアドレス空間を指定するためのレ
ジスタ７および、レジスタ７で指定する谷ビットの有効
性を規定するマスク用レジスタ８から構成される。マス
ク用レジスタ８内の全ビットを＠ｌ“にしておくと、ア
ドレス６にどのような値が入ろうとも、アクセスアドレ
スは指定領域内であるという信号（９の信号が″１＃）
が出力される。この場合、バスサイクル終了信号はチッ
プ内部で自動生成される。この逆にマスク用レジスタ８
内の全ビットｔ−″０＃にしておくと、アクセスアドレ
ス６がレジスタ７の値と完全に一致しない限フ、指定領
域外であることを表わす信号９＝″″０＃が出力される
。この領域指定レジスタ１と一致検出回路２はベアで複
数組、設定可能で、この場合は一致検出回路２の出力９
ｔ−それぞれオア（０几）論理でまとめれば良い。また
、この回路構成は連想メモリで実現することもできる。

−散積出回路２の出力９は、指定領域内であったことを
チップ周辺のデバイスに却らせるため。

信号１０のＳＣ（シンクロナス　サイク０：５ｙｒｘｃ
ｈｒｏｎｏｕｓ　Ｃｙｃｌｅ　）信号としてチップ外部
に出力されると同時に、最小バスサイクルとなるバスサ
イクル終了信号（１）Ｃ；データ　コンプリー）　：　
Ｄａｔａ　（：：ｏｍｐｌｅｔｅ　）　１３のタイミン
グに合わせて信号１１として出力される。

この信号１１＆２バスサイクル終了信号１３と０几論理
がとられ、バスサイクルＭｊ御回路に入力される。本発
明の内部バスサイクル終了信号生成部は、外部構成され
るバスサイクル終了信号ｆ）Ｃ（１３）生成部と並列接
続されているため、外部でのみこのＤＣ信号１３を生成
するシステム構成をとる場合にも障害とはならない。

第５図に本実施例において、バスサイクル終了信号を内
部生成した場合のタイミングチャートを示す。バスサイ
クルは最小バスサイクルに固定され、指定領域内であっ
たことを示すＳＣ信号１０がアサートされる。

〔発明の効果〕

本発明によれば、充分に高速アクセス可能なデバイスと
の間の通信においては、パスサイクル終ｒ信号を外部生
成することなしに、最小バスサイクル応答を可能とする
ので、システム構成に合わせて最良のバス制＃をするこ
とができ、ロジックＬＳＩの性能を決定するデータ転送
を高速化することができる効果があろう

【図面の簡単な説明】

ｊＪｃ１図は本発明の一実施例の構成図、第２図は従来
の非同期方式によるバスサイクルのタイミングチャート
例、第３図は従来の非同期方式によるバス制御を実現す
るためのテップ周辺の構成例、第４図は本発明の実施列
の主要構成部、第５図は本発明実施例によるバス制御の
タイミングチャートである。 １・・・領域指定レジスタ、２・・・アドレス空間の一
散積出回路、６・・・アクセスアドレス、１０・・・領
域内表示信号、１３・・・バスサイクル終了信号、１４
・・・ロジックＬＳＩ、１５・・・遅延回路等、１６．
１７・・・デコーダ、１８・・・周辺制御装置等、１９
・・・各種メモリ、２０・・−データバス。 第２山 ２一致検出回路 第３図 夷５図

Claims (1)

1. 【特許請求の範囲】 １、非同期方式でバス制御を行なうロジックＬＳＩにお
   いて、一定のアドレス空間を指定する手段と、この指定
   された空間とアクセスアドレスとを比較する手段と、こ
   の比較によつてアクセスアドレスが指定空間内にある場
   合にのみ最小バスサイクルでバスサイクルを終了させる
   手段と、チップ外部にアクセスアドレスが指定空間内に
   あつたことを知らせる手段とを設けたことを特徴とする
   バス制御方式。 ２、ロジックＬＳＩで実行される命令によつてアドレス
   空間を指定することを特徴とする第１項記載のバス制御
   方式。 ３、指定アドレス空間を複数設定できるようにしたこと
   を特徴とする第１項記載のバス制御方式。