JPS6054453A - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法

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JPS6054453A
JPS6054453A JP58161900A JP16190083A JPS6054453A JP S6054453 A JPS6054453 A JP S6054453A JP 58161900 A JP58161900 A JP 58161900A JP 16190083 A JP16190083 A JP 16190083A JP S6054453 A JPS6054453 A JP S6054453A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） この発明は、幅の狭い素子分離領域と幅の広いフィール
ド領域とを簡単な工程で同時に形成できるようＫした半
導体集積回路装置の製造方法に関する。
（従来技術） バイポーラ型半導体集積回路装置の素子分離は、古くは
ＰＮ接合分離法によっていたが、素子が微細化され集積
度が増大するにつれ、分離領域の面積を削減する必要が
生じ、シリコン基板の選択酸化による厚いシリコン酸化
膜を利用した酸化膜分離法（いわゆるアイソプレーナ）
に移行していった０ 酸化膜分離法はＰＮ分離法に比べて著しく分離領域を減
少させるのみならず、素子領域以外のすべての領域（以
下フィールド領域と呼ぶ）を厚い酸化膜に変換するため
、配線一基板間の浮遊容量が減少し、高速化にも寄与す
る効果的な方法であった。
酸化膜分離法は素子形成領域を薄いシリコン酸化膜上に
シリコン窒化膜を積層した２層よシなる耐酸化性マスク
で覆い、厚い酸化膜を形成する領域に酸化による体積の
増大を補正するためにシリコン基板にエツチングに」ニ
ジ溝を形成した後、熱酸化し素子領域と分離領域をほぼ
平担面とする方法である。
したがって、溝の側面方向にも酸化が進み分離領域の幅
は写真食刻によって規定される幅よりも必らず太くなシ
約１０μｍ程度が限界となる。
さらに、素子領域のシリコン基板と耐酸化性マスク層と
の間には、分離領域からくさび状に張り出した酸化膜、
すなわち、バーズ・ピークが形成されることおよび素子
領域の周囲での酸化膜の盛り上り、すなわち、バーズ・
ヘッドが形成され、完全な平担表面が得られないという
欠点があった。
一方、素子の微細化はさらに進み、高集積のためにはさ
らに分離領域の面積を縮小する必要が生じた。
最近になって、基板面に対して垂直に膜をエツチングす
る異方性エツチング技術である反応性イオンエッチ（以
下ＲＩＥと呼ぶ）が実用化され、酸化膜分離法に替わる
新たな素子分離法が開発されつつある。
これまでに提案された種々の新分離技術を大別すると以
下の二つに分類される。
その一つは、ＲＩＥによって深い溝を堀シ二酸化シリコ
ンや多結晶シリコンなどによって埋め戻して平担化する
方法（以下溝堀シ法と呼ぶ）であシ、もう一つは、素子
領域の表面のみならず溝の側壁も耐酸化性マスク層で被
覆し、横方向酸化による分離領域幅の増大とバーズ・ピ
ーク、バーズ・ヘッドの形成を防止する方法（以下改良
型選択酸化法と呼ぶ）である。
溝堀り法は溝を形成後、二酸化シリコンなどの絶縁物あ
るいは溝内壁に絶縁膜形成後、多結晶シリコンなどを厚
く堆積し、エッチパックして平和化するものであり、バ
イポーラ型集積回路装置に適用する場合には基板全面圧
形成した埋込拡散層を貫く深い溝を形成１〜て埋込拡散
用のマスクを省略できる利点があるが、素子間分離用の
幅の狭い溝と幅の広いフィールド領域の溝とを同時に平
担化することが困難である。
このため、平Ｊ４ｉ化用のマスクが心安となり、厳しい
合わせ精度が要求され、さらに工程も複雑化するという
欠点があった。
一方、改良型選択酸化法は分離幅によらず平担化が可能
であり工程も比較的簡単であるが、埋込拡散層を貫く分
離は実用的には不可能であるため埋込拡散用マスクを必
要とし、分離領域が狭くなるほど埋込拡散と分離のマス
ク合わせ精度が厳しくなるので、溝堀シ法はど分離領域
幅を狭められない。
また、選択酸化膜直下に設けるチャンネルストップ用の
Ｐ＋層が乎層埋込層と接触するため寄生容量が溝堀り法
に比べて大きいという欠点がある。
さらに、横方向酸化が少ないため、チャンネルストップ
用Ｐ＋層が拡散によシ分離酸化膜の外側に広がり、リー
クや耐圧低下の原因となるおそれがある。
（発明の目的） この発明は、上記従来の欠点を除去するためになされた
もので、幅の狭い素子分離領域と幅の広いフィールド領
域とを簡単な工程で同時に平担に形成できるとともに、
寄生容量を小さくできる半導体集積回路装置の製造方法
を提供することを目的とする〇 （発明の構成） この発明の半導体集積回路装置の製造方法は、半導体基
板上に耐酸化性の第１の膜を形成してその全面に多結晶
半導体材料による第２の膜を形成し、この第２の膜の選
択された表面に耐酸化性の第３の膜を形成してその選択
された表面に第３の膜のエツチングマスクとして第４の
膜を形成し、第３の膜の表面上に有しない領域の第２の
膜を酸化膜に変換し、この酸化膜と第４の膜を表面に有
しない領域の半導体基板にほぼ垂直な側壁をもつ溝を形
成し、酸化膜を表面に有しない領域の半導体基板の表面
を露出１２、前記溝の側壁を耐酸化性の第５の膜で被覆
するとともに、全面に多結晶半導体材料による第６の膜
を破着して溝を埋め、この第６の膜と第１の膜を主面上
に有しない領域の半導体基板とを半導体基板の一生面よ
りも低い面まで継続的に除去］〜、第１の膜を表面」二
に有しない半導体基板と第６の膜とを半導体基板の一生
面とほぼ同一の高さとなるまで酸化するようにしたもの
である。
（実施例） 以下、この発明の半導体集積回路装置ｕの１’、’、！
遣方法の実施例について図面に基づき説明する。第１図
（ａ）ないし第１図（ハ）はその一実施例の工程説明図
である。
この図示の実施例では、バイポーラ型半導体集積回路装
置に適用したものであるが、この発明の適用範囲はこれ
に限るものではなくＭＯＳ型その他の半導体集積回路装
置に適用することも可能である。
まず、第１図（ａ）はｐ−″型シリコン基板１にＮ＋型
埋込拡散層２を全面に形成し、その上にＮ−型エピタキ
シャル層３を形成し、さらに第１の緩衝用酸化膜４、第
１の窒化シリコン膜（以後窒化膜と記す）５、多結晶シ
リコン膜６、第２の窒化膜７、ＣＶＤ酸化膜８を順次堆
積したものである。
次に、第１図（ｂ）に示すように、通常の写真食刻法に
より、レジスト層９および９′をマスクとして、ＣＶＤ
酸化膜８および第２の窒化膜７に開口部１０を形成する
。
ここで、レジスト層９によシマスフされた領域は幅の狭
い素子分離領域を形成すべき領域であシ、レジスト層９
′によシマスフされた領域は幅の広いフィールド領域を
形成すべき領域とする。
その後、第１図（ｅ）に示すように同じくレジスト層９
および９′をマスクとしてＣＶＤ酸化膜８の側壁に対し
て等方性エツチングにより、適当な量のサイドエツチン
グを行なう。
この際のサイドエツチング鮭は幅の狭い分Ｉ！ｌｆｔ領
域において第２の窒化膜７上のＣＶＤ酸化膜８が少なく
とも完全に除去されるまでエツチングを行なうものとす
る。但し、レジスト層９は第２図（第１図（ｅ）の平面
図であり、中央部の空白の部分は素子領域１８を示し、
右傾用の斜線で示す部分はレジスト層９′のパターンで
あり、さらに左傾斜の斜線で示す部分はＣＶＤ酸化膜８
のノくターンを示す）に示すように平面的にはレジスト
層９′と連結しているため、リフＩ・オフ的に除去され
ることはない。
続いて、レジスト層９および９′を除去後、第１図（ｄ
）に示すように第２の窒化膜７をマスクとして、開口部
１０に露出している多結晶シリコン層６を選択的に酸化
し、熱酸化膜１１を形成する０次に、第１図（ｅ）に示
すようにＣＶＤ酸化膜８および熱酸化膜１１をマスクと
して第２の窒化膜７、多結晶シリコン層６、第１の窒化
膜５を選択的に除去し、さらに、第１の緩衝用酸化膜４
を選択的に除去し、第１の窒化膜開口部１２を開口する
。
次に、第１図（ｆ）に示すようにＲＩＥ法によりシリコ
ン基板表面に対して垂直にエピタキシャル層３、埋込み
拡散層２を貫通して、Ｐ−型シリコン基板１に達する溝
１３を形成する。
続いて、第１図（ｇ）に示すようにＣＶＤ酸化膜８の熱
酸化膜１１に対する膜厚差並びにエツチング速度差を利
用してＣＶＤ酸化膜８のみ選択的に除去する。
その後、熱酸化膜１１をマスクとしてフィールド領域と
なるべき領域上の第２の窒化膜７、多結晶シリコン６、
第１の窒化膜５を選択的に除去し、さらに第１図ａ′１
）に示すように同領域の第１の緩衝用酸化膜４並びに素
子領域上の熱酸化膜１１を除去する。
但し、熱酸化膜１１は後のエッチバック工程の多結晶シ
リコンエツチングマスクとして使用することも可能であ
り、必要に応じて残してもかまわない。
次に、第１図（ｉ）に示すようにシリコン基板１の露出
された全面に第２の緩衝用酸化膜１４を形成し、さらに
全表面に第３の窒化膜１５を堆積する。
続いて、第１図（ｊ）に示すようにＲＩＥ法により、溝
１３の底部およびフィールド領域となるべき領域上の第
３の窒化膜１５を選択的に除去し、さらに同領域の第２
の緩衝用酸化膜１４を除去する。
ここで、必要があれば自己整合により溝１３の底部並び
にフィールド領域となるべき領域上にチャンネルストッ
プ用のボロンイオンを注入り、　、　Ｐ＋型層を形成し
ておく。
その後、第１図億）に示すように多結晶シリコン１６を
厚く全面に堆積し、＃１３を埋める。
続いて、第１図（ｌりに示すように１公知の方法によシ
多結晶シリコン１６をエッチバックし、多結晶シリコン
１６の表面が素子領域のエピタキシャル層３の表面から
溝１３の深さの１／２全越えない適当な深さとなるよう
にする。
このとき、素子領域では第１の窒化膜５が露出したとこ
ろでエツチングが停止するが、フィールド領域となるべ
き領域では多結晶シリコン層１６に引き続き、シリコン
基板１のエピタキシャル層３がエツチングされ、表面が
溝１３内の多結晶シリコン表面とほぼ同−深さとなる。
続いて、第１図（ハ）に示すように熱酸化を行ない、第
１および第３の窒化膜で覆われていない溝１３内の多結
晶シリコン１６およびフィールド°領域のエピタキシャ
ル３を厚いシリコン膜１７に変換して、体積の増大によ
り表面を平担化する。
その後、素子領域上の第１の窒化膜５および第１の緩衝
用酸化膜４を除去し、素子を形成し半導体集積回路装置
とする。
以上説明したように、上記第１の実施例では、平担化用
のマスクを必要とせずにわずかに１回の写真食刻法だけ
で狭く深い分離領域と広く厚いフィールド酸化膜領域と
を同時に形成することができる。
したがって、この第１の実施例では、マスク合わせ精度
に対する余裕をとる必要がなく、素子分離領域余積を著
しく減じることができ、かつバーズビーク、バーズヘッ
ドのない平担な表面をもつ素子分離領域ができるという
利点を有する。
さらに、分離領域上はすべて厚いシリコン酸化膜で覆わ
れるため、後の素子形成工程でのセルファラインプロセ
スの採用に有利であるばかシでなく、配線一基板間の静
電容量を著しく減じることができる。
また、チャンネルストップ用Ｐ＋層は必ずしも必要では
なく、さらにＮ＋押込層の横方内拡がシがないので、素
子領域一基板間の寄生容量も極めて小さくできる利点を
有している。
（発明の効果） 以上のように、この発明の半導体集積回路装置の製造方
法によれば、幅の狭い素子分離領域と幅の広いフィール
ド領域に隣接して半導体基体に対して垂直方向に溝を形
成してその側壁を耐酸化性の膜で被覆するとともに幅の
広いフィールド領域の半導体基体の表面を露出させ、し
かる後に多結晶半導体材料で溝を埋めて、溝内の多結晶
半導体材料と幅の広いフィールド領域の半導体基体の表
面を半導体基体の他の主面の面よシも低くして、この溝
および幅の広いフィールド領域の面を半導体基体の他の
主面とほぼ同じくなるように酸化膜を形成するようにし
たので、幅の狭い素子分離領域と幅の広いフィールド領
域とを１回の写真食刻法だけで、簡単な工程で同時に平
担に形成することができ、しかも寄生容量が小さい利点
を有する。
これにともない、バイポーラ型を始め、各種の高集積か
つ高性能な半導体集積回路の製造方法に広く供すること
ができる。
【図面の簡単な説明】
第１図（ａ）ないし第１図に）はそれぞれこの発明の半
導体集積回路装置の一実施例の工程説明図、第２図は第
１図（ｅ）の平面図である。 ■・・・Ｐ−型シリコン基板、２・・・Ｎ＋型埋込拡散
層、３・・・Ｎ−型エピタキシャル層、４・・・第１の
緩衝用酸化膜％　５・・・第１の窒化膜、６・・・第１
の多結晶シリコン膜、７・・・第２の窒化膜、８・・・
ＣＶＤ酸化膜、９．９′・・・レジストマスク層、１ｏ
・・・第２の窒化膜開口部、１１・・・多結晶シリコン
の選択熱酸化膜、１２・・・第１の窒化膜開口部、１３
・・・素子分離用溝、１４・・・第２の緩衝用酸化膜、
１５・・・第３の窒化膜、１６・・・第２の多結晶シリ
コン、１７・・・フィールド酸化膜、１８・・・素子領
域。 手続補正書 昭和、１”］年１月１８日 特許庁長官若杉和夫　殿 １、事件の表示 昭和５８年　特　許　願第　１６１９００　号２、発明
の名称 半導体集積回路装置の製造方法 ３、補正をする者 事件との関係　特　許　出願人 （０２９）沖電気工業株式会社 ４、代理人 ５、補正命令の口封”　昭和　年　月　日　（自発）６
、補正の対象 明細書の発明の詳細な説明の欄 ７、補正の内容 別紙の通り ７、　補正の内容 １）明細曹６頁末行「第３の膜の表面」二」を［Ｍ３の
膜を表ｉｉ１．．Ｊ：Ｊと訂正する。 ２）向９負７行「レジスト層９′」を「レジスト層９お
よび９′」と訂正する。 ３）同１２頁１８行［余積」を「面積」と訂正する。

Claims (1)

    【特許請求の範囲】
  1. 半導体基体の一主面に耐酸化性の第１の膜を形成してそ
    の全面に多結晶半導体材料による第２の膜を形成する工
    程と、前記第２の膜の選択された表面に耐酸化性の第３
    の膜を形成しその選択された表面に前記第３の膜のエツ
    チングマスクとなる第４の膜を形成する工程と、前記第
    ３の膜を表面上に有しない領域の前記第２の膜を酸化膜
    に変換する工程と、前記第４の膜および前記酸化膜を表
    面上に有しない領域の前記半導体基体にほぼ垂直な側壁
    を持つ溝を形成する工程と、前記酸化膜を表面上に有し
    ない領域の前記半導体基体の表面を露出するとともに前
    記溝の側壁を耐酸化性の第５の膜で被覆する工程と、全
    面に多結晶半導体４１料による第６の膜を被着して前記
    溝を埋める工程と、前記第６の膜と前記第１の膜を主面
    上に有しない領域の前記半導体基体とを前記半導体基体
    の一主面よりも低い面まで継続的に除去する工程と、前
    記第１の膜を表面上に有しない前記半導体基体と前記第
    ６の膜とを前記半導体基体の一主面とほぼ同一高さとな
    るまで酸化する工程とを有することを特徴とする半導体
    集積回路装置の製造方法。
JP58161900A 1983-09-05 1983-09-05 半導体集積回路装置の製造方法 Granted JPS6054453A (ja)

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JPS6352468B2 JPS6352468B2 (ja) 1988-10-19

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