JPS6051746B2 - 制御回路の診断方式 - Google Patents
制御回路の診断方式Info
- Publication number
- JPS6051746B2 JPS6051746B2 JP54094055A JP9405579A JPS6051746B2 JP S6051746 B2 JPS6051746 B2 JP S6051746B2 JP 54094055 A JP54094055 A JP 54094055A JP 9405579 A JP9405579 A JP 9405579A JP S6051746 B2 JPS6051746 B2 JP S6051746B2
- Authority
- JP
- Japan
- Prior art keywords
- storage device
- line
- control circuit
- mode
- external storage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
本発明は、中央処理装置と第1、第2の端末との間に
設けられる制御回路特に中央処理装置とその主記憶装置
および外部記憶装置との間に設けられプログラムモード
およびDMA(ダイレクトメモリアクセス)モードでデ
ータ転送を制御する回路の診断方式に関する。
設けられる制御回路特に中央処理装置とその主記憶装置
および外部記憶装置との間に設けられプログラムモード
およびDMA(ダイレクトメモリアクセス)モードでデ
ータ転送を制御する回路の診断方式に関する。
計算機は高速アクセス可能な半導体記憶装置などから
なる主記憶装置を内蔵しているが、この他に記憶容量の
大きいディスク、フロッピーなども備えており、これら
も同一ロツカー内に収容しているのが普通である。
なる主記憶装置を内蔵しているが、この他に記憶容量の
大きいディスク、フロッピーなども備えており、これら
も同一ロツカー内に収容しているのが普通である。
これに対して更に記憶容量の大きい磁気テープ(MT)
などは離れて設置されることが多く、この場合MTと計
算機との接続にはインターフェース変換が必要になる。
第1図はこの関係を説明する図で、CPU、MSは計算
機の中央処理装置、主記憶装置であり、I/Oは上記の
MTで本例では計算機本体よりl0wL程度離れて設置
される。ディスクなどの同一ロツカー内のものなら、各
々コントローラを備えているから、特にインターフェー
スは必要でなく基板上の配線で済むが、離れていると、
バスのレシーバ・ドライバ、制御線のコントローラなど
を備えるアダプタ(制御回路)ADPを設け、該アダプ
タを介してMTを接続することが必要になる。か)るシ
ステムでは書込み読取りを、CPUを介して行なうJプ
ログラムモードと、メモリMS、MT両者間で直接行な
うDMAモードの両モードで行なうことが考えられてい
る。1、はこのプログラムモードの制御線、12はDM
Aモードの制御線、1aはデータバスである。データバ
スは両モードのもの、を統一して1本にしている。か)
るアダプタ搭載プリント基板の診断に本発明は係るもの
である。か)るアダプタの制御線l■、は第2図に示す
ようにイネーブル1、2、それに対する応答であるリプ
ライEl3、読取りか書込みかを指示するリードEl4
〜I/0内の各種レジスタの選択信号であるレジスタセ
レクトFl5各線からなり、また制御線′2はI/0か
らのデータ送れの要求信号であるサービスイン′21,
その応答確認信号であるサービスアウト′22,読取り
か書込みかを示すメモリリード123各線からなる。C
PUとI/0との間のデータ転送は制御線′1,CPU
のワークレジスタWRlおよびI/0内のレジスタによ
り行なわれ、これに対してDMAモードのデータ転送で
はCPUがI/0コントローラ(図示しない)に例えば
メモリMSのアドレス××から何語をMTへ書込めとい
つた指令を与えることにより、以後はCPUを介さずに
MS..MT間で直接データ転送が行なわれる。ところ
でか)る2モード動作のアダプタ(制御回路)では同種
の制御線が存在する。
などは離れて設置されることが多く、この場合MTと計
算機との接続にはインターフェース変換が必要になる。
第1図はこの関係を説明する図で、CPU、MSは計算
機の中央処理装置、主記憶装置であり、I/Oは上記の
MTで本例では計算機本体よりl0wL程度離れて設置
される。ディスクなどの同一ロツカー内のものなら、各
々コントローラを備えているから、特にインターフェー
スは必要でなく基板上の配線で済むが、離れていると、
バスのレシーバ・ドライバ、制御線のコントローラなど
を備えるアダプタ(制御回路)ADPを設け、該アダプ
タを介してMTを接続することが必要になる。か)るシ
ステムでは書込み読取りを、CPUを介して行なうJプ
ログラムモードと、メモリMS、MT両者間で直接行な
うDMAモードの両モードで行なうことが考えられてい
る。1、はこのプログラムモードの制御線、12はDM
Aモードの制御線、1aはデータバスである。データバ
スは両モードのもの、を統一して1本にしている。か)
るアダプタ搭載プリント基板の診断に本発明は係るもの
である。か)るアダプタの制御線l■、は第2図に示す
ようにイネーブル1、2、それに対する応答であるリプ
ライEl3、読取りか書込みかを指示するリードEl4
〜I/0内の各種レジスタの選択信号であるレジスタセ
レクトFl5各線からなり、また制御線′2はI/0か
らのデータ送れの要求信号であるサービスイン′21,
その応答確認信号であるサービスアウト′22,読取り
か書込みかを示すメモリリード123各線からなる。C
PUとI/0との間のデータ転送は制御線′1,CPU
のワークレジスタWRlおよびI/0内のレジスタによ
り行なわれ、これに対してDMAモードのデータ転送で
はCPUがI/0コントローラ(図示しない)に例えば
メモリMSのアドレス××から何語をMTへ書込めとい
つた指令を与えることにより、以後はCPUを介さずに
MS..MT間で直接データ転送が行なわれる。ところ
でか)る2モード動作のアダプタ(制御回路)では同種
の制御線が存在する。
例えばイネーブル′12は読取り書込みのスタートを示
すものであり、サービスインE2lと同種のものである
。また読取りか書込みか、データバスの方向を示すリー
ドEl4はメモリリードE23と同種のもの(本例では
Hレベルで読取り、Lレベルで書込みを示す)である。
そこで診断に当つてはイネーブル′12をサービスイン
E2lの線へ折返し、またリードEl4をメモリリード
′23の線へ折返すと主記憶装置MSではあたかもI/
0側からサービスイン、メモリリードが入つたと同様に
感じ、サービスアウトを返してデータ転送に入る。従つ
てCPUとMS間でデータ転送が行なわれ、それが正常
ならアダプタADPを含む当該信号回線は正常であるこ
とが分る。本発明はか)る点に着目し、極めて簡単に折
返しテストを行なうことができる制御装置診断方式を提
案するものである。
すものであり、サービスインE2lと同種のものである
。また読取りか書込みか、データバスの方向を示すリー
ドEl4はメモリリードE23と同種のもの(本例では
Hレベルで読取り、Lレベルで書込みを示す)である。
そこで診断に当つてはイネーブル′12をサービスイン
E2lの線へ折返し、またリードEl4をメモリリード
′23の線へ折返すと主記憶装置MSではあたかもI/
0側からサービスイン、メモリリードが入つたと同様に
感じ、サービスアウトを返してデータ転送に入る。従つ
てCPUとMS間でデータ転送が行なわれ、それが正常
ならアダプタADPを含む当該信号回線は正常であるこ
とが分る。本発明はか)る点に着目し、極めて簡単に折
返しテストを行なうことができる制御装置診断方式を提
案するものである。
本発明では第2図に示すようにアダプタADPにマルチ
プレクサMPXを設け、常時は実線位置をとるが診断モ
ード信号S1が入ると点線位置に切換え、イネーブルF
l。をサービスインE2l,サービスアウトE2.をリ
プライEl3)リード′14をメモリリード′23の各
線へ折返す。第3図にこの場合の信号シーケンスを示す
。このようにすればMSはCPUからの信号をMTから
の信号として応答し、タイミングその他を殆んど変更す
ることなくCPU−ADP−MS間の折返しテストが可
能になる。アダプタの詳細を第4図に示す。
プレクサMPXを設け、常時は実線位置をとるが診断モ
ード信号S1が入ると点線位置に切換え、イネーブルF
l。をサービスインE2l,サービスアウトE2.をリ
プライEl3)リード′14をメモリリード′23の各
線へ折返す。第3図にこの場合の信号シーケンスを示す
。このようにすればMSはCPUからの信号をMTから
の信号として応答し、タイミングその他を殆んど変更す
ることなくCPU−ADP−MS間の折返しテストが可
能になる。アダプタの詳細を第4図に示す。
データバスE3の系はアタッチメントインタフェースデ
ータバスATl′IDBに連がるドライバレシーバ12
、DMAインタフェースデータバスDMAIDBに連が
るドライバレシーバ14、I/0のバスに連がるドライ
バレシーバ16等を備え、システム側のバスはATT,
DMA各1DBに分れているがI/0側のバスは共用さ
れている。18はその共用のためのマルチプレクサ、2
0はI/Oからのデータとステータス情報S2との切換
え用マルチプレクサ、22はラッチ、24、25、26
はパリテイチェック回路である。
ータバスATl′IDBに連がるドライバレシーバ12
、DMAインタフェースデータバスDMAIDBに連が
るドライバレシーバ14、I/0のバスに連がるドライ
バレシーバ16等を備え、システム側のバスはATT,
DMA各1DBに分れているがI/0側のバスは共用さ
れている。18はその共用のためのマルチプレクサ、2
0はI/Oからのデータとステータス情報S2との切換
え用マルチプレクサ、22はラッチ、24、25、26
はパリテイチェック回路である。
制御線側にもその入、出側にドライバレシーバ28、3
0、32、34が設けられ、またこれらの間にはATT
インタフェース制御回路36、DMAインタフェース制
御回路38、が設けられる。なおこの他にチップセレク
ト、1/0からの割込要求、レディ各信号線があるが図
示は省略してある。こ)で、一部は前述したが、プログ
ラムモードとは、CPUがマスターとなり該CPUで命
令を実行することによりCPU内部のワークレジスタW
Rと入出力装置1/0内部の指定されたレジスタREG
との間で情報が転送されるモードをい)、一般にはコマ
ンド、ステータス情報など入出力装置の制御に関する情
報が転送される。
0、32、34が設けられ、またこれらの間にはATT
インタフェース制御回路36、DMAインタフェース制
御回路38、が設けられる。なおこの他にチップセレク
ト、1/0からの割込要求、レディ各信号線があるが図
示は省略してある。こ)で、一部は前述したが、プログ
ラムモードとは、CPUがマスターとなり該CPUで命
令を実行することによりCPU内部のワークレジスタW
Rと入出力装置1/0内部の指定されたレジスタREG
との間で情報が転送されるモードをい)、一般にはコマ
ンド、ステータス情報など入出力装置の制御に関する情
報が転送される。
またDMAモードとは入出力装置がL/0がマスターと
なつて該1/0からの起動によりシステムの主記憶装置
MSとI/0間でCPUを介さずにデータ転送を行なう
モードで一般には入出力媒体上のデータが転送される。
プログラムモードではCPUがマスターとなつてATT
ICLを通してイネーブルFl2,リード114,レジ
スタセレクト′15の各信号を出し、そのときレジスタ
WRの情報またはI/0内部の指定されたレジスタRE
Gの情報がデータバス′3にのる。I/0はイネーブル
El2を受けてリプライ′13を返し、CPUはデータ
バス′3を介してコマンド、ステータス情報などの書込
み、読取りを行なう。DMAモードでは、CPUからの
指令を受けた入出力装置1/Oがマスターになり、CP
U側の主記憶装置に起動をかける。即ちI/0が前記イ
ネーブルに相当するサービスイン′21,およびリード
El4に相当するメモリリードeぉを発し、MSから前
記リプライ′13に相当するサービスアウト′2が返つ
てくる。そこで第4図に点線で示す如く、イネーブル′
12をサービスインF2lに、リードEl4をメモリリ
ードE23へ、またサービスアウトE22をりブライト
′13に接続することにより、CPU側からはI/0が
応答しているように、またMS側からはI/Oが命令を
出しているように見え、CPU..I/Oが動作してA
TTICLlドライバレシーバ28、A′ITインタフ
ェース制御回路36、DMAインタフェース制御回路3
8ドライバレシーバ30、DMAICLの系が正常なら
予定の動作(例えばイネーブルに対してリプライ、こ)
ではサービスアウトが予定時間内に帰つてくる)が、異
常なら誤動作が行なわれ、これにより該系の診断を行な
うことができる。
なつて該1/0からの起動によりシステムの主記憶装置
MSとI/0間でCPUを介さずにデータ転送を行なう
モードで一般には入出力媒体上のデータが転送される。
プログラムモードではCPUがマスターとなつてATT
ICLを通してイネーブルFl2,リード114,レジ
スタセレクト′15の各信号を出し、そのときレジスタ
WRの情報またはI/0内部の指定されたレジスタRE
Gの情報がデータバス′3にのる。I/0はイネーブル
El2を受けてリプライ′13を返し、CPUはデータ
バス′3を介してコマンド、ステータス情報などの書込
み、読取りを行なう。DMAモードでは、CPUからの
指令を受けた入出力装置1/Oがマスターになり、CP
U側の主記憶装置に起動をかける。即ちI/0が前記イ
ネーブルに相当するサービスイン′21,およびリード
El4に相当するメモリリードeぉを発し、MSから前
記リプライ′13に相当するサービスアウト′2が返つ
てくる。そこで第4図に点線で示す如く、イネーブル′
12をサービスインF2lに、リードEl4をメモリリ
ードE23へ、またサービスアウトE22をりブライト
′13に接続することにより、CPU側からはI/0が
応答しているように、またMS側からはI/Oが命令を
出しているように見え、CPU..I/Oが動作してA
TTICLlドライバレシーバ28、A′ITインタフ
ェース制御回路36、DMAインタフェース制御回路3
8ドライバレシーバ30、DMAICLの系が正常なら
予定の動作(例えばイネーブルに対してリプライ、こ)
ではサービスアウトが予定時間内に帰つてくる)が、異
常なら誤動作が行なわれ、これにより該系の診断を行な
うことができる。
この診断は、タイミングを変えたり、その他特別の措置
をとる必要なく、単に第2図のマルチプレクサr!4p
xにより信号線の切換えを行なうだけでよく、極めて簡
単である。またこの診断モードのときは第4図のドライ
バレシーバ16は両方向性であるので12一線40−1
8−16一線42−14の経路でデータをCPUからM
Sへ送つて書込みを行なうことができ、また14−22
一線44−18−16一線46−20−12の経路でデ
ータをMSからCPUへ転送して読取りを行なうことが
でき、これらの経路の正常、異常も診断することができ
る。このように本発明では、ドライバレシーバを含めて
データバス系の全部、および入出力装置側のドライバレ
シーバ32,34とレジスタセレクトなど図示しない少
数の制御線を除く制御線系の全部を診断することができ
る。
をとる必要なく、単に第2図のマルチプレクサr!4p
xにより信号線の切換えを行なうだけでよく、極めて簡
単である。またこの診断モードのときは第4図のドライ
バレシーバ16は両方向性であるので12一線40−1
8−16一線42−14の経路でデータをCPUからM
Sへ送つて書込みを行なうことができ、また14−22
一線44−18−16一線46−20−12の経路でデ
ータをMSからCPUへ転送して読取りを行なうことが
でき、これらの経路の正常、異常も診断することができ
る。このように本発明では、ドライバレシーバを含めて
データバス系の全部、および入出力装置側のドライバレ
シーバ32,34とレジスタセレクトなど図示しない少
数の制御線を除く制御線系の全部を診断することができ
る。
またシステム側のデータバスはパリテイを反転させるこ
とができるようにしておけば、パリテイチェッカ24,
25,26の診断も可能である。なおこのプログラム、
DMA両モードを持つ系では、通常モードではCPUか
らのプログラムモードの起動と入出力装置からのDMA
モードの起動が同時に発生した場合プログラムモードの
起動を優先させ、1つの(共用)データバスでも両モー
ドが支障なく動作するように制御しているが、診断モー
ドの場合には両モードが同時に動作する必要があるので
、これに対してはゲートを2,3追加してタイミングを
調整する必要がある。以上詳細に説明したように本発明
によれば、プログラム、DMA両モードを持つ系の特徴
を利用して同種の信号線を切換えて信号の折返しが可能
なようにしたので、簡単にほS゛全経路の診断を行なう
ことができ、またそれに要する回路付加、タイミング調
整なども僅小で済み甚だ有効である。
とができるようにしておけば、パリテイチェッカ24,
25,26の診断も可能である。なおこのプログラム、
DMA両モードを持つ系では、通常モードではCPUか
らのプログラムモードの起動と入出力装置からのDMA
モードの起動が同時に発生した場合プログラムモードの
起動を優先させ、1つの(共用)データバスでも両モー
ドが支障なく動作するように制御しているが、診断モー
ドの場合には両モードが同時に動作する必要があるので
、これに対してはゲートを2,3追加してタイミングを
調整する必要がある。以上詳細に説明したように本発明
によれば、プログラム、DMA両モードを持つ系の特徴
を利用して同種の信号線を切換えて信号の折返しが可能
なようにしたので、簡単にほS゛全経路の診断を行なう
ことができ、またそれに要する回路付加、タイミング調
整なども僅小で済み甚だ有効である。
第1図はプログラムモードおよびDMAモードで動作す
るシステムの構成を示すブロック図、第2図は制御回路
の慨要を示すブロック図、第3図は伝送手順の説明図、
第4図は制御回路の詳細なブロック図である。 図面でCPUは中央処理装置、I/0は第1の端末、M
Sは第2の端末、ADPは制御回路である。
るシステムの構成を示すブロック図、第2図は制御回路
の慨要を示すブロック図、第3図は伝送手順の説明図、
第4図は制御回路の詳細なブロック図である。 図面でCPUは中央処理装置、I/0は第1の端末、M
Sは第2の端末、ADPは制御回路である。
Claims (1)
- 1 中央処理装置と外部記憶装置、主記憶装置との間に
設けられる制御回路であつて、該制御回路を通して中央
処理装置がマスターとなつて外部記憶装置とプログラム
モードでデータ転送し、また切換えられて該外部記憶装
置がマスターとなつて該制御回路を通して主記憶装置と
DMAモードでデータ転送する該制御回路の診断方式に
おいて、該制御回路と外部記憶装置との間のプログラム
モード制御線及びDMAモード制御線を診断モードでは
マルチプレクサにより、プログラムモード制御線のイネ
ーブル線l_1_2、リプライ線l_1_3、およびリ
ード線l_1_4がDMAモード制御線のサービスイン
線l_2_1、サービスアウト線l_2_2、およびメ
モリリード線l_2_3へ、前記線_1_2がl_2_
1へ、l_1_3がl_2_2へ、l_1_4がl_2
_3へ接続されるように切換え接続して、中央処理装置
から外部記憶装置への命令を主記憶装置へ、また主記憶
装置から外部記憶装置への応答を中央処理装置へ折返し
て正常、異常を検査することを特徴とする制御回路の診
断方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP54094055A JPS6051746B2 (ja) | 1979-07-24 | 1979-07-24 | 制御回路の診断方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP54094055A JPS6051746B2 (ja) | 1979-07-24 | 1979-07-24 | 制御回路の診断方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5619157A JPS5619157A (en) | 1981-02-23 |
JPS6051746B2 true JPS6051746B2 (ja) | 1985-11-15 |
Family
ID=14099851
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP54094055A Expired JPS6051746B2 (ja) | 1979-07-24 | 1979-07-24 | 制御回路の診断方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6051746B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5920057A (ja) * | 1982-07-23 | 1984-02-01 | Toshiba Corp | 遠方監視制御システムの異常診断方法 |
-
1979
- 1979-07-24 JP JP54094055A patent/JPS6051746B2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS5619157A (en) | 1981-02-23 |
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