JP2626127B2 - 予備系ルート試験方式 - Google Patents
予備系ルート試験方式Info
- Publication number
- JP2626127B2 JP2626127B2 JP2030365A JP3036590A JP2626127B2 JP 2626127 B2 JP2626127 B2 JP 2626127B2 JP 2030365 A JP2030365 A JP 2030365A JP 3036590 A JP3036590 A JP 3036590A JP 2626127 B2 JP2626127 B2 JP 2626127B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- channel
- control device
- route
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Hardware Redundancy (AREA)
Description
【発明の詳細な説明】 〔概 要〕 二重化された中央制御装置とチャネル制御装置より両
系のチャネルバスを介して制御される非二重化入出力制
御装置内の予備系ルートの試験方式に関し、 入出力制御装置内の予備系ルートを試験する予備系ル
ート試験方式を提供することを目的とし、 二重化された中央制御装置及びチャネル制御装置と、
該中央制御装置及びチャネル制御装置より両系のチャネ
ルバスを介して制御される非二重化の入出力制御装置及
び入出力装置から構成され、かつ該入出力制御装置にお
いて入出力制御装置内及び前記入出力装置を制御する共
通制御部が二つのインタフェース部を介して前記両系の
チャネルバスに接続された処理システムにおいて、前記
共通制御部内に、前記インタフェース部に接続されて前
記中央制御装置より書込み及び読出しが可能な診断用レ
ジスタ、前記中央制御装置内に、予備系のチャネル制御
装置及びチャネルバスを介して入出力制御装置の予備系
のインタフェース部に接続された前記診断レジスタに書
込み及び読出しを行なう予備系ルート試験手段を備え、
入出力制御装置内の予備系のインタフェース部と共通制
御部間のルートを試験するように構成する。
系のチャネルバスを介して制御される非二重化入出力制
御装置内の予備系ルートの試験方式に関し、 入出力制御装置内の予備系ルートを試験する予備系ル
ート試験方式を提供することを目的とし、 二重化された中央制御装置及びチャネル制御装置と、
該中央制御装置及びチャネル制御装置より両系のチャネ
ルバスを介して制御される非二重化の入出力制御装置及
び入出力装置から構成され、かつ該入出力制御装置にお
いて入出力制御装置内及び前記入出力装置を制御する共
通制御部が二つのインタフェース部を介して前記両系の
チャネルバスに接続された処理システムにおいて、前記
共通制御部内に、前記インタフェース部に接続されて前
記中央制御装置より書込み及び読出しが可能な診断用レ
ジスタ、前記中央制御装置内に、予備系のチャネル制御
装置及びチャネルバスを介して入出力制御装置の予備系
のインタフェース部に接続された前記診断レジスタに書
込み及び読出しを行なう予備系ルート試験手段を備え、
入出力制御装置内の予備系のインタフェース部と共通制
御部間のルートを試験するように構成する。
本発明は、二重化された中央制御装置とチャネル制御
装置より両系のチャネルバスを介して制御される非二重
化入出力制御装置内の予備系ルートの試験方式に関す
る。
装置より両系のチャネルバスを介して制御される非二重
化入出力制御装置内の予備系ルートの試験方式に関す
る。
近年、二重化された中央制御装置とチャネル制御装置
が両系のチャネルバスを介して非二重化の入出力制御装
置を制御する処理システムが多く使用されるようになっ
ている。かかるシステムにおいては、通常、中央制御装
置が予備系となっているチャネル制御装置からチャネル
バスを経由して入出力制御装置に至るルートの試験を行
なっている。しかし、このような予備系ルートの試験に
おいて試験が行われるのは入出力制御装置の入口に当た
るインタフェース部までであって、入出力制御装置内部
の予備系ルートについては試験が行なわれていない。例
えば入出力制御装置がチャネルバスに対するインタフェ
ース部と共通制御部からなり、かつインタフェース部と
制御部が異なるパッケージに搭載されているような場
合、インタフェース部と制御部間に布線やコネクタが介
在するため障害の発生確率が高いにも関わらず、予備系
となったインタフェース部と共通制御部間のルートは試
験が行なわれない結果となっている。
が両系のチャネルバスを介して非二重化の入出力制御装
置を制御する処理システムが多く使用されるようになっ
ている。かかるシステムにおいては、通常、中央制御装
置が予備系となっているチャネル制御装置からチャネル
バスを経由して入出力制御装置に至るルートの試験を行
なっている。しかし、このような予備系ルートの試験に
おいて試験が行われるのは入出力制御装置の入口に当た
るインタフェース部までであって、入出力制御装置内部
の予備系ルートについては試験が行なわれていない。例
えば入出力制御装置がチャネルバスに対するインタフェ
ース部と共通制御部からなり、かつインタフェース部と
制御部が異なるパッケージに搭載されているような場
合、インタフェース部と制御部間に布線やコネクタが介
在するため障害の発生確率が高いにも関わらず、予備系
となったインタフェース部と共通制御部間のルートは試
験が行なわれない結果となっている。
このため、入出力制御装置内部の予備系ルートを試験
対象とする予備系ルートの試験方式が必要となってい
る。
対象とする予備系ルートの試験方式が必要となってい
る。
第５図は従来技術の構成図である。
システムを制御する中央制御装置1aがチャネル制御装
置2a及びチャネルバス3aを介して入出力制御装置４を制
御し、該入出力制御装置４が入出力置10に入出力動作を
行なわせている状態においては、入出力制御装置４内で
はインタフェース部5aを介して共通制御部７のプロセッ
サ９が前記中央制御装置1aと情報を授受している。この
場合は、中央制御装置1b、チャネル制御装置2b、チャネ
ルバス3b、インタフェース部5bは予備系となっている。
この状態で動作系に何等かのエラーが発生すると、通
常、中央制御装置1aはチャネル制御装置以下を予備系に
切替える。即ち、中央制御装置1aはチャネル制御装置2
b、チャネルバス3b、インタフェース部5bを介して共通
制御部７のプロセッサ９を制御するように切替える。
置2a及びチャネルバス3aを介して入出力制御装置４を制
御し、該入出力制御装置４が入出力置10に入出力動作を
行なわせている状態においては、入出力制御装置４内で
はインタフェース部5aを介して共通制御部７のプロセッ
サ９が前記中央制御装置1aと情報を授受している。この
場合は、中央制御装置1b、チャネル制御装置2b、チャネ
ルバス3b、インタフェース部5bは予備系となっている。
この状態で動作系に何等かのエラーが発生すると、通
常、中央制御装置1aはチャネル制御装置以下を予備系に
切替える。即ち、中央制御装置1aはチャネル制御装置2
b、チャネルバス3b、インタフェース部5bを介して共通
制御部７のプロセッサ９を制御するように切替える。
このような切替えが支障なく行なえるよう、通常中央
制御装置1aは入出力処理の合間に入出力制御装置４に至
る予備系ルートの試験を実行する。即ち、中央制御装置
1aは予備系チャネル試験部21aを起動し、該予備系チャ
ネル試験部21aがチャネル制御装置2b、チャネルバス3b
を経てインタフェース部5b内の制御レジスタ15bに試験
用データを書込み、更に書き込んだ該試験用データを読
み出して、両者の一致を検証し、予備系ルートに異常が
ないことを確認しておく。
制御装置1aは入出力処理の合間に入出力制御装置４に至
る予備系ルートの試験を実行する。即ち、中央制御装置
1aは予備系チャネル試験部21aを起動し、該予備系チャ
ネル試験部21aがチャネル制御装置2b、チャネルバス3b
を経てインタフェース部5b内の制御レジスタ15bに試験
用データを書込み、更に書き込んだ該試験用データを読
み出して、両者の一致を検証し、予備系ルートに異常が
ないことを確認しておく。
しかし、上記から明らかなように従来技術においては
インタフェース部5bと共通制御部７の間またはインタフ
ェース部5bと共通制御部７内のプロセッサ９の間は予備
系ルートであるが試験の対象となっていない。インタフ
ェース部5bと共通制御部７は別個のパッケージに搭載さ
れていることがあり、この場合はインタフェース部5bと
共通制御部７間に布線（バックボード布線を含む）やコ
ネクタが介在するため障害が発生する確率が高くなる可
能性があるにも関わらず、試験が行なわれないこととな
る。
インタフェース部5bと共通制御部７の間またはインタフ
ェース部5bと共通制御部７内のプロセッサ９の間は予備
系ルートであるが試験の対象となっていない。インタフ
ェース部5bと共通制御部７は別個のパッケージに搭載さ
れていることがあり、この場合はインタフェース部5bと
共通制御部７間に布線（バックボード布線を含む）やコ
ネクタが介在するため障害が発生する確率が高くなる可
能性があるにも関わらず、試験が行なわれないこととな
る。
即ち、従来技術においては、入出力制御装置内部の予
備系ルートが予備系ルートの試験対象から除外されてい
るため、障害が潜在化する可能性がある。
備系ルートが予備系ルートの試験対象から除外されてい
るため、障害が潜在化する可能性がある。
従来技術においては、中央制御装置からチャネル制御
装置及びチャネルバスを経て入出力制御装置に至る予備
系ルートの試験が行なわれているにも関わらず、入出力
制御装置内部の予備系ルートが試験対象から除外されて
いるため、障害が潜在化する可能性があった。
装置及びチャネルバスを経て入出力制御装置に至る予備
系ルートの試験が行なわれているにも関わらず、入出力
制御装置内部の予備系ルートが試験対象から除外されて
いるため、障害が潜在化する可能性があった。
本発明は、入出力制御装置内の予備系ルートを試験す
る予備系ルート試験方式を提供することを目的とする。
る予備系ルート試験方式を提供することを目的とする。
第１図は本発明の原理説明図、第２図は本発明の他の
原理説明図である。
原理説明図である。
第１図及び第２図中、同一部分については同一の記号
を使用し、1a,1bは二重化された中央制御装置で処理シ
ステムを制御する装置、2a,2bは二重化されたチャネル
制御装置で前記中央制御装置1a,1bとチャネルバス3a,3b
の間においてチャネル制御を行なう装置、3a,3bはチャ
ネル制御装置2a,2bと複数の入出力制御装置（１組のみ
図示）間の情報を転送するチャネルバス、４は中央制御
装置1a,1b及びチャネル制御装置2a,2bより両系のチャネ
ルバス3a,3bを介して制御され、入出力装置10の入出力
動作を制御する非二重化の入出力制御装置、5a,5bは入
出力制御装置４内におけるチャネルバス3a,3bに対する
インタフェース部、6a,6bは入出力制御装置４内におけ
るインタフェース部5a,5bと共通制御部７間のルート、
７は入出力制御装置４において自入出力制御装置４内及
び前記入出力装置10を制御する共通制御部、8a,8bは該
共通制御部７内に設けられ、前記インタフェース部5a,5
bに接続されて前記中央制御装置1a,1bより書き込み及び
読み出しが可能な診断用レジスタ、９は前記共通制御部
７内において処理を行なうプロセッサ、10は前記入出力
制御装置４の制御により入出力を行なう入出力装置、11
a,11bは中央制御装置1a,1b内において、予備系のチャネ
ル制御装置2b（または2a）及びチャネルバス3b（または
3a）を介して入出力制御装置４の予備系のインタフェー
ス部5b（または5a）に接続された前記診断用レジスタ8b
（または8a）の書き込み及び読み出しを行ない異常の有
無を試験する予備系ルート試験手段、12a,12bは中央制
御装置1a,1b内において、動作系のチャネル制御装置2a
（または2b）及びチャネルバス3a（または3b）を介して
前記入出力制御装置４の共通制御部７内の前記プロセッ
サ８に対して、該入出力制御装置４内の予備系ルートの
試験を指示する予備系ルート試験指示手段、13は前記入
出力制御装置４のプロセッサ８内において、前記予備系
ルート試験指示手段12a,12bよりの指示を受信して予備
系のインタフェース部5b（または5a）の試験を実行する
予備系ルート試験実行手段、14a,14bは入出力制御装置
４内のインタフェース部5a,5bと共通制御部７内のプロ
セッサ９間のルートである。
を使用し、1a,1bは二重化された中央制御装置で処理シ
ステムを制御する装置、2a,2bは二重化されたチャネル
制御装置で前記中央制御装置1a,1bとチャネルバス3a,3b
の間においてチャネル制御を行なう装置、3a,3bはチャ
ネル制御装置2a,2bと複数の入出力制御装置（１組のみ
図示）間の情報を転送するチャネルバス、４は中央制御
装置1a,1b及びチャネル制御装置2a,2bより両系のチャネ
ルバス3a,3bを介して制御され、入出力装置10の入出力
動作を制御する非二重化の入出力制御装置、5a,5bは入
出力制御装置４内におけるチャネルバス3a,3bに対する
インタフェース部、6a,6bは入出力制御装置４内におけ
るインタフェース部5a,5bと共通制御部７間のルート、
７は入出力制御装置４において自入出力制御装置４内及
び前記入出力装置10を制御する共通制御部、8a,8bは該
共通制御部７内に設けられ、前記インタフェース部5a,5
bに接続されて前記中央制御装置1a,1bより書き込み及び
読み出しが可能な診断用レジスタ、９は前記共通制御部
７内において処理を行なうプロセッサ、10は前記入出力
制御装置４の制御により入出力を行なう入出力装置、11
a,11bは中央制御装置1a,1b内において、予備系のチャネ
ル制御装置2b（または2a）及びチャネルバス3b（または
3a）を介して入出力制御装置４の予備系のインタフェー
ス部5b（または5a）に接続された前記診断用レジスタ8b
（または8a）の書き込み及び読み出しを行ない異常の有
無を試験する予備系ルート試験手段、12a,12bは中央制
御装置1a,1b内において、動作系のチャネル制御装置2a
（または2b）及びチャネルバス3a（または3b）を介して
前記入出力制御装置４の共通制御部７内の前記プロセッ
サ８に対して、該入出力制御装置４内の予備系ルートの
試験を指示する予備系ルート試験指示手段、13は前記入
出力制御装置４のプロセッサ８内において、前記予備系
ルート試験指示手段12a,12bよりの指示を受信して予備
系のインタフェース部5b（または5a）の試験を実行する
予備系ルート試験実行手段、14a,14bは入出力制御装置
４内のインタフェース部5a,5bと共通制御部７内のプロ
セッサ９間のルートである。
第１図において、中央制御装置1a、チャネル制御装置
2a、チャネルバス3a及び入出力制御装置４内のインタフ
ェース部5aが動作系となっており、該中央制御装置1aが
前記入出力制御装置４を介して入出力装置10の入出力動
作を制御する状態にあるものとする。かかる状態のと
き、動作系の中央制御装置1aの予備系ルート試験手段11
aは入出力動作の合間にチャネル制御装置2b、チャネル
バス3b及び入出力制御装置４内のインタフェース部5bを
経て共通制御部７内の診断用レジスタ8bにアクセスし、
該診断用レジスタ8bに試験用データを書き込み、次いで
該試験用データを読み出して書き込みを行なったデータ
との一致を検証する。データが一致していれば入出力制
御装置４内のインタフェース部5bと共通制御部７間のル
ート6bに障害が存在しないことが確認される。以上の試
験は同時に、従来から行なわれている中央制御装置1aか
ら入出力制御装置４内のインタフェース部5bに至る予備
系ルートの試験をも兼ねているため、中央制御装置1aか
ら入出力制御装置４内の共通制御部７に至る予備系ルー
トの試験が行なわれたこととなる。
2a、チャネルバス3a及び入出力制御装置４内のインタフ
ェース部5aが動作系となっており、該中央制御装置1aが
前記入出力制御装置４を介して入出力装置10の入出力動
作を制御する状態にあるものとする。かかる状態のと
き、動作系の中央制御装置1aの予備系ルート試験手段11
aは入出力動作の合間にチャネル制御装置2b、チャネル
バス3b及び入出力制御装置４内のインタフェース部5bを
経て共通制御部７内の診断用レジスタ8bにアクセスし、
該診断用レジスタ8bに試験用データを書き込み、次いで
該試験用データを読み出して書き込みを行なったデータ
との一致を検証する。データが一致していれば入出力制
御装置４内のインタフェース部5bと共通制御部７間のル
ート6bに障害が存在しないことが確認される。以上の試
験は同時に、従来から行なわれている中央制御装置1aか
ら入出力制御装置４内のインタフェース部5bに至る予備
系ルートの試験をも兼ねているため、中央制御装置1aか
ら入出力制御装置４内の共通制御部７に至る予備系ルー
トの試験が行なわれたこととなる。
また、第２図においては、動作系が第１図と同様な状
態において、中央制御装置1a内の予備系ルート試験指示
手段12aは動作系のルートを経て入出力制御装置４の共
通制御部７内のプロセッサ９に該入出力制御装置４内の
予備系ルートを試験するよう指示を行なう。プロセッサ
９は該指示を受けると、プロセッサ９と予備系となって
いるインタフェース部5b間のルート14bを介してインタ
フェース部5b内の図示省略されたレジスタにアクセス
し、試験用データの書き込みと読み出しを行ない、書き
込みデータと読み出しデータの一致を検証することによ
って該予備系ルートにおける障害の有無を確認する。以
上の試験を従来技術において行なわれている中央制御装
置1aからチャネル制御装置2b、チャネルバス3b及び入出
力制御装置４内のインタフェース部5bまでの予備系ルー
トの試験と併用することにより中央制御装置1aから入出
力制御装置４のインタフェース部5bを経て共通制御部７
内のプロセッサ９に至る予備系ルートがすべて試験され
ることとなる。
態において、中央制御装置1a内の予備系ルート試験指示
手段12aは動作系のルートを経て入出力制御装置４の共
通制御部７内のプロセッサ９に該入出力制御装置４内の
予備系ルートを試験するよう指示を行なう。プロセッサ
９は該指示を受けると、プロセッサ９と予備系となって
いるインタフェース部5b間のルート14bを介してインタ
フェース部5b内の図示省略されたレジスタにアクセス
し、試験用データの書き込みと読み出しを行ない、書き
込みデータと読み出しデータの一致を検証することによ
って該予備系ルートにおける障害の有無を確認する。以
上の試験を従来技術において行なわれている中央制御装
置1aからチャネル制御装置2b、チャネルバス3b及び入出
力制御装置４内のインタフェース部5bまでの予備系ルー
トの試験と併用することにより中央制御装置1aから入出
力制御装置４のインタフェース部5bを経て共通制御部７
内のプロセッサ９に至る予備系ルートがすべて試験され
ることとなる。
第３図は第１図の原理による本発明の一実施例の構成
図、第４図は第２図の原理による本発明の一実施例の構
成図である。
図、第４図は第２図の原理による本発明の一実施例の構
成図である。
第３図及び第４図は入出力制御装置部分の構成を示し
ている。全図を通じて同一部分には同一記号を用い、15
a,15bは入出力制御装置４のインタフェース部5a,5b内に
設けられて中央制御装置1a,1bまたは入出力制御装置４
の共通制御部７内のプロセッサ９よりの制御情報の書き
込みと読み出しを行なう制御レジスタ、16a,16b及び18
は制御用バス、17a,17b及び19はデータ用バス、DR1a〜D
R6a,DR1b〜DR6b,DR7及びDR8はドライバ／レシーバ、RT
1a,RT1bはルート制御インタフェース、RT−CTLはルート
制御回路、ROMは読出専用メモリ、RAMはランダムアクセ
スメモリである。
ている。全図を通じて同一部分には同一記号を用い、15
a,15bは入出力制御装置４のインタフェース部5a,5b内に
設けられて中央制御装置1a,1bまたは入出力制御装置４
の共通制御部７内のプロセッサ９よりの制御情報の書き
込みと読み出しを行なう制御レジスタ、16a,16b及び18
は制御用バス、17a,17b及び19はデータ用バス、DR1a〜D
R6a,DR1b〜DR6b,DR7及びDR8はドライバ／レシーバ、RT
1a,RT1bはルート制御インタフェース、RT−CTLはルート
制御回路、ROMは読出専用メモリ、RAMはランダムアクセ
スメモリである。
以下、第３図について説明する。
第３図において動作系の中央制御装置（図示省略、以
下同様）より最初に例えばチャネルバス3aを介してイン
タフェース部5aに対して「チャネルバス3aを経たルート
を動作系とする」との情報が送られたとする。該情報は
インタフェース部5aにおいてDR1aを経て制御レジスタ15
aに受信され、該制御レジスタ15aはルート制御インタフ
ェースRT1a及び共通制御部７内のDR5aを経てルート制御
回路RT−CTLを動作させ、制御用バス16a及びデータバス
17aを動作系として設定し、該制御用バス16a及びデータ
バス17aが入出力装置10の制御とデータ転送に使用され
るようになる。以後、中央制御装置及びチャネル制御装
置（図示省略、以下同様）よりの制御情報等は前記動作
系ルートを介して入出力制御装置に送受信され、入出力
装置10の入出力動作が行なわれる。
下同様）より最初に例えばチャネルバス3aを介してイン
タフェース部5aに対して「チャネルバス3aを経たルート
を動作系とする」との情報が送られたとする。該情報は
インタフェース部5aにおいてDR1aを経て制御レジスタ15
aに受信され、該制御レジスタ15aはルート制御インタフ
ェースRT1a及び共通制御部７内のDR5aを経てルート制御
回路RT−CTLを動作させ、制御用バス16a及びデータバス
17aを動作系として設定し、該制御用バス16a及びデータ
バス17aが入出力装置10の制御とデータ転送に使用され
るようになる。以後、中央制御装置及びチャネル制御装
置（図示省略、以下同様）よりの制御情報等は前記動作
系ルートを介して入出力制御装置に送受信され、入出力
装置10の入出力動作が行なわれる。
この状態で入出力動作の合間に中央制御装置において
予備系ルート試験動作が開始されると、チャネルバス3b
を介してインタフェース部5bに対して診断用レジスタ8b
に対するアクセス指示が送られる。該アクセス指示はイ
ンタフェース部5b内の制御レジスタ15bを介し、DR2b及
び制御用バス16bを経て共通制御部７内の診断用レジス
タ8bに送られ、引続いて送られる試験用データが該診断
用レジスタ8bに書き込まれる。次いで中央制御装置より
診断用レジスタ8bの読み出し指示が同一ルートにより送
られてくると、前記と同様に診断用レジスタ8bにアクセ
スされ、先に書き込まれた試験用データが読み出され、
制御用バス16bより制御レジスタ15bを介して中央制御装
置に送り返される。これによって中央制御装置は入出力
制御装置内のインタフェース部5bから共通制御部７の診
断用レジスタ8bまでの間の制御用バス16bを含むルート
における異常の有無を確認する。
予備系ルート試験動作が開始されると、チャネルバス3b
を介してインタフェース部5bに対して診断用レジスタ8b
に対するアクセス指示が送られる。該アクセス指示はイ
ンタフェース部5b内の制御レジスタ15bを介し、DR2b及
び制御用バス16bを経て共通制御部７内の診断用レジス
タ8bに送られ、引続いて送られる試験用データが該診断
用レジスタ8bに書き込まれる。次いで中央制御装置より
診断用レジスタ8bの読み出し指示が同一ルートにより送
られてくると、前記と同様に診断用レジスタ8bにアクセ
スされ、先に書き込まれた試験用データが読み出され、
制御用バス16bより制御レジスタ15bを介して中央制御装
置に送り返される。これによって中央制御装置は入出力
制御装置内のインタフェース部5bから共通制御部７の診
断用レジスタ8bまでの間の制御用バス16bを含むルート
における異常の有無を確認する。
次に第４図について説明するが、動作系と予備系の設
定は第３図と同一であるため、予備系ルートの試験につ
いて説明する。
定は第３図と同一であるため、予備系ルートの試験につ
いて説明する。
中央制御装置及びチャネル制御装置よりチャネルバス
3a、インタフェース部5aを経由するルートが動作系であ
るとすると、中央制御装置は入出力動作の合間に動作系
のルート、即ち、チャネルバス3a,インタフェース部5a
（DR1a,制御レジスタ15a,DR2a）、制御用バス16a及びDR
4aを経てプロセッサ９に入出力制御装置４内の予備系ル
ートの試験を実行するよう指示を送る。プロセッサ９は
該指示を受信するとDR4b、制御用バス16b、DR2bを介し
てインタフェース部5bの制御レジスタ15bに対して書き
込みと読み出しを行ない、書き込みデータと読み出しデ
ータの一致を確認する。これによってプロセッサ９から
前記制御レジスタ15bに至る予備系ルートが試験された
こととなる。また、中央制御装置は以上の試験指示を行
なうほか、従来技術において実行しているチャネル試験
も実施する。即ち、中央制御装置は予備系のチャネルバ
ス3bを介してインタフェース部5bの制御レジスタ15bに
対して書き込みと読み出しを行なうことによって予備系
のチャネル制御装置、チャネルバス3bを介してインタフ
ェース部5bの制御レジスタ15bに至る予備系ルートにお
ける異常の有無を試験する。該試験の結果と前記のプロ
セッサ９による試験結果を合わせることにより予備系ル
ートはすべて試験されたこととなる。なお、プロセッサ
９は上記の試験を実行するために処理量が増加するが、
該試験を入出力装置10に対する入出力動作の制御の合い
間を利用して実行することにより、実質的な処理量の増
加を避けることが可能である。
3a、インタフェース部5aを経由するルートが動作系であ
るとすると、中央制御装置は入出力動作の合間に動作系
のルート、即ち、チャネルバス3a,インタフェース部5a
（DR1a,制御レジスタ15a,DR2a）、制御用バス16a及びDR
4aを経てプロセッサ９に入出力制御装置４内の予備系ル
ートの試験を実行するよう指示を送る。プロセッサ９は
該指示を受信するとDR4b、制御用バス16b、DR2bを介し
てインタフェース部5bの制御レジスタ15bに対して書き
込みと読み出しを行ない、書き込みデータと読み出しデ
ータの一致を確認する。これによってプロセッサ９から
前記制御レジスタ15bに至る予備系ルートが試験された
こととなる。また、中央制御装置は以上の試験指示を行
なうほか、従来技術において実行しているチャネル試験
も実施する。即ち、中央制御装置は予備系のチャネルバ
ス3bを介してインタフェース部5bの制御レジスタ15bに
対して書き込みと読み出しを行なうことによって予備系
のチャネル制御装置、チャネルバス3bを介してインタフ
ェース部5bの制御レジスタ15bに至る予備系ルートにお
ける異常の有無を試験する。該試験の結果と前記のプロ
セッサ９による試験結果を合わせることにより予備系ル
ートはすべて試験されたこととなる。なお、プロセッサ
９は上記の試験を実行するために処理量が増加するが、
該試験を入出力装置10に対する入出力動作の制御の合い
間を利用して実行することにより、実質的な処理量の増
加を避けることが可能である。
以上、本発明の実施例について説明したが、第３図及
び第４図はあくまで一例を示すものであり、入出力制御
装置内の構成は第３図及び第４図に限定されるものでは
なく、また予備系ルートの試験の実行時期は入出力動作
と別個に設定することも可能である。また、入出力装置
として通信制御装置の如き装置を対象としても本発明の
効果が変わらないことは明らかである。
び第４図はあくまで一例を示すものであり、入出力制御
装置内の構成は第３図及び第４図に限定されるものでは
なく、また予備系ルートの試験の実行時期は入出力動作
と別個に設定することも可能である。また、入出力装置
として通信制御装置の如き装置を対象としても本発明の
効果が変わらないことは明らかである。
以上説明したように、本発明によれば従来実行されて
いなかった入出力制御装置内の予備系ルートの試験が可
能となるため、かかる二重化システムの信頼性の向上に
資するところが大きい。
いなかった入出力制御装置内の予備系ルートの試験が可
能となるため、かかる二重化システムの信頼性の向上に
資するところが大きい。
第１図は本発明の原理説明図（１）、第２図は本発明の
原理説明図（２）、第３図は第１図の原理による本発明
の実施例構成図、第４図は第２図の原理による本発明の
実施例構成図、第５図は従来技術の構成図である。 図中、 1a,1b……中央制御装置 2a,2b……チャネル制御装置 3a,3b……チャネルバス ４……入出力制御装置 5a,5b……インタフェース部 6a,6b……インタフェース部〜診断用レジスタ間ルート ７……共通制御部 8a,8b……診断用レジスタ ９……プロセッサ 10……入出力装置 11a,11b……予備系ルート試験手段 12a,12b……予備系ルート試験指示手段 13……予備系ルート試験実行手段 14a,14b……インタフェース部〜共通制御部プロセッサ
間ルート 15a,15b……制御レジスタ である。
原理説明図（２）、第３図は第１図の原理による本発明
の実施例構成図、第４図は第２図の原理による本発明の
実施例構成図、第５図は従来技術の構成図である。 図中、 1a,1b……中央制御装置 2a,2b……チャネル制御装置 3a,3b……チャネルバス ４……入出力制御装置 5a,5b……インタフェース部 6a,6b……インタフェース部〜診断用レジスタ間ルート ７……共通制御部 8a,8b……診断用レジスタ ９……プロセッサ 10……入出力装置 11a,11b……予備系ルート試験手段 12a,12b……予備系ルート試験指示手段 13……予備系ルート試験実行手段 14a,14b……インタフェース部〜共通制御部プロセッサ
間ルート 15a,15b……制御レジスタ である。
Claims (2)
- 【請求項１】二重化された中央制御装置（1a,1b）及び
チャネル制御装置（2a,2b）と、該中央制御装置（1a,1
b）及びチャネル制御装置（2a,2b）より両系のチャネル
バス（3a,3b）を介して制御される非二重化の入出力制
御装置（４）及び入出力装置（10）から構成され、かつ
該入出力制御装置（４）において入出力制御装置（４）
内及び前記入出力装置（10）を制御する共通制御部
（７）が二つのインタフェース部（5a,5b）を介して前
記両系のチャネルバス（3a,3b）に接続された処理シス
テムにおいて、 前記共通制御部（７）内に、前記インターフェース部
（5a,5b）に接続されて前記中央制御装置（1a,1b）より
書込み及び読出しが可能な診断用レジスタ（8a,8b）、 前記中央制御装置（1a,1b）内に、予備系のチャネル制
御装置（2bまたは2a）及びチャネルバス（3bまたは3a）
を介して入出力制御装置（４）の予備系のインタフェー
ス部（5bまたは5a）に接続された前記診断用レジスタ
（8a,8b）に書込み及び読出しを行う予備系ルート試験
手段（11a,11b）を備え、 入出力制御装置（４）内の予備系のインタフェース部
（5bまたは5a）と共通制御部（７）間のルート（6bまた
は6a）を試験することを特徴とする予備系ルート試験方
式。 - 【請求項２】二重化された中央制御装置（1a,1b）及び
チャネル制御装置（2a,2b）と、該中央制御装置（1a,1
b）及びチャネル制御装置（2a,2b）より両系のチャネル
バス（3a,3b）を介して制御される非二重化の入出力制
御装置（４）及び入出力装置（10）から構成され、かつ
該入出力制御装置（４）において入出力制御装置（４）
内及び前記入出力装置（10）を制御する共通制御部
（７）が二つのインタフェース部（5a,5b）を介して前
記両系のチャネルバス（3a,3b）に接続された処理シス
テムにおいて、 前記中央制御装置（1a,1b）内に、動作系のチャネル制
御装置（2aまたは2b）及びチャネルバス（3aまたは3b）
を介して前記入出力制御装置（４）の共通制御部（７）
において制御を行うプロセッサ（８）に対して、該入出
力制御装置（４）内の予備系ルートの試験を指示する予
備系ルート試験指示手段（12a,12b）、 前記入出力制御装置（４）内のプロセッサ（８）内に、
前記予備系ルート試験指示手段（12a,12b）よりの指示
を受信して予備系のインタフェース部（5bまたは5a）の
試験を実行する予備系ルート試験実行手段（13）を備
え、 前記プロセッサ（13）と予備系のインタフェース部（5b
または5a）間のルート（14bまたは14a）を試験すること
を特徴とする予備系ルート試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2030365A JP2626127B2 (ja) | 1990-02-09 | 1990-02-09 | 予備系ルート試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2030365A JP2626127B2 (ja) | 1990-02-09 | 1990-02-09 | 予備系ルート試験方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03233744A JPH03233744A (ja) | 1991-10-17 |
| JP2626127B2 true JP2626127B2 (ja) | 1997-07-02 |
Family
ID=12301842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2030365A Expired - Fee Related JP2626127B2 (ja) | 1990-02-09 | 1990-02-09 | 予備系ルート試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2626127B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001001262A1 (fr) | 1999-06-24 | 2001-01-04 | Fujitsu Limited | Controleur de peripherique et systeme d'entree/sortie |
| JP6398727B2 (ja) * | 2015-01-06 | 2018-10-03 | 富士通株式会社 | 制御装置，ストレージ装置及び制御プログラム |
| JP7326913B2 (ja) * | 2019-06-20 | 2023-08-16 | 富士通株式会社 | 半導体集積回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57118454U (ja) * | 1981-01-13 | 1982-07-22 | ||
| JPH0638243B2 (ja) * | 1986-03-19 | 1994-05-18 | 日本電気株式会社 | 二重化端末制御装置の構成変更方法 |
| JPH01232454A (ja) * | 1988-03-11 | 1989-09-18 | Nec Eng Ltd | アドレスバス試験方式 |
-
1990
- 1990-02-09 JP JP2030365A patent/JP2626127B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03233744A (ja) | 1991-10-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2996440B2 (ja) | データ処理システムの診断方式 | |
| JPS59106056A (ja) | フエイルセイフ式デ−タ処理システム | |
| JP2626127B2 (ja) | 予備系ルート試験方式 | |
| JPH09330106A (ja) | バックアップ機能付制御システム | |
| JP2774675B2 (ja) | バスコントローラ | |
| JPS6357823B2 (ja) | ||
| JPH0122653B2 (ja) | ||
| JPH1118122A (ja) | データ転送方式 | |
| JP3127941B2 (ja) | 二重化装置 | |
| JP3012402B2 (ja) | 情報処理システム | |
| JP2637653B2 (ja) | 冗長化制御装置 | |
| JP2946541B2 (ja) | 二重化制御システム | |
| JPH0152774B2 (ja) | ||
| JPH02173852A (ja) | バス診断装置 | |
| JPS5857843A (ja) | デ−タ回線交換装置のチエツク方式 | |
| JPH07114521A (ja) | マルチマイクロコンピュータシステム | |
| JP3033586B2 (ja) | 情報処理システム | |
| JP3086245B2 (ja) | 他系アクセス指定装置 | |
| JP2876676B2 (ja) | プロセッサ間通信制御方法 | |
| JPH0662114A (ja) | プロセッサ間診断処理方式 | |
| JPH06133008A (ja) | 二重化装置における障害収集方式 | |
| JPH02199562A (ja) | 二重化メモリコピー方式 | |
| JPS61243552A (ja) | 周辺制御装置の切替方式 | |
| JPH0337734A (ja) | 二重化構成装置 | |
| JPS59123056A (ja) | 冗長機能自動切替システム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |