JPS6046868B2 - ディジタル・フェ−ズ・ロック・ル−プ回路 - Google Patents

Description

【発明の詳細な説明】 この発明は、送信されたデータを演算し又は利用するた
めに、中央処理装置と複数の端末装置又は他のコンピュ
ータ及びその周辺装置との間の同期送信及びディジタル
符号化データの同期化に関し、更に詳しくは、コンピュ
ータとその周辺装置との間の送信ライン長の許容値を従
来技術の許容値よりも延長できるようにしたシステムに
関する。

フォーマットはどうであれ、ノーン・リターン・ソー・
ゼロ（ＮＲＺ）符号化、位相符号化（マンチエスタ（Ｍ
ａｎｃｈｅｓｔｅｒ）符号化ともいわれる）又は他の公
知のコード化などからなるディジタル符号化データが送
信ライン上を送信されると、送信ラインの距離が増加す
る程データ遷移とシステム・クロックとの間の位相エラ
ーが増加し、ビット●シフトの結果、クロックとデータ
との間の同期が失なわれ、送信されたデータにエラーが
発生する。

ここで、位相シフト、ビット・シフト及びピーク・シフ
トなどのことばは同等の意味で使用され、送信中のデー
タ遷移の時間的偏移という周知の状態を表わす。この発
明は送信ライン上の１点又は１点以上の点において、新
しく発生させたりタイミング・クロック又はクロック信
号てデータをりタイミングする方式に関するものであり
、りタイミング・クロックが入データの位相を調整して
それを送信ラインへ再び送信するようにし、送信中に発
生した位相シフト・エラーを減少することにより中央処
理装置とその周辺装置との間の許容長を延長できるよう
にしたものであ！る。りタイミング・システムの適用例
としては、例えば百貨店に設置されるような中央処理装
置と複数の電子式金銭登録機との間のデータ送信システ
ムのようなものがある。

ｃコンピュータとその周辺装置
との間でディジタル・データを直列又は並列に、同期的
に又は非同期に送信するデータ伝送システムは多くの従
来技術があり、それは周知である。コンピュータから周
辺装置へのデータは通常同期的に送信されるの４に対し
、周辺装置からのデータは通常ランダムに発生し、間欠
的であるから多バイト方式で非同期的にコンピュータへ
送信される。この発明は同期データをりタイミングし、
再送信するための同期送信システムの改良である。中央
コンピュータとそのデータ端末装置との間の同期データ
通信を行なう先行技術の代表的な通信システムは米国特
許第３，６７６，８４６号に記載されている。

パルス情報を送信するために送信ライン上に置くように
した複数の先行技術による中継器は米国特許第３，０７
２，７４４号に記載され、双方向通信システム用の中継
装置は米国特許第３，０４０，１加号に開示されている
。又直列接続データク送信システムは米国特許第３，６
３３，１６６号に公開され、複合処理装置システム用の
多クロック・タイミング制御方式は米国特許第３，７１
５，７２鰻に開示されている。前述したいずれの特許に
おいても、この発明によるディジタル・フェーズ・ロツ
７ク・ループ再同期（りタイミング）ライン延長方式を
利用している技術はない。すなわち、この発明の方式は
りタイミング・クロックとデータの遷移とを連続的及び
ディジタル的に比較して位相エラーを検出し、りタイミ
ング・クロックから修正ｌパルスを減じ又は加算するよ
うにして、検知された予定のディジタル値以上の位相エ
ラーの値を修正する技術である。更に、この発明を簡単
に述べると、コンピュータ又はデータ処理装置と他のコ
ンピュータ又は端末装置との間の離れた距離間でデータ
を送信するために、送信ラインの許容長を延長可能にす
るための独特なタイミング回復方式を含むように改良し
た同期通信システムを提供するものである。

１又は複数のこの発明による新規な中継器がデータ送信
ライン上の任意点に挿入される。

送信されたデータは独特なディジタル・フェーズ・ロッ
ク・ループ回路でりタイミングされる。すなわち、デー
タの遷移は新たに作られたりタイミング・クロック信号
と連続的に比較され、両信号間の時間的ずれを最少にす
るか又は予定値に維持するように連続的に調整される。
データ遷移とりタイミング・クロックとの間の位相シフ
トを表わすように派生されたディジタル・カウント数は
同期を維持するためのりタイミング・クロックの修正に
使用される。従つて、この発明の目的は、コンピュータ
とこの周辺装置との間をディジタル符号化データを送信
するためのデータ通信システムを改良することである。

この発明の他の目的は、データ通信システムを改良して
ディジタル符号化データをデータ処理装置から他のデー
タ処理装置又は端末装置へビット・シフトを受けずに有
効に送信可能な送信ラインの長さを延長可能にすること
てある。

更に、この発明の他の目的は、データ源とデータ着信地
との間に挿入してデータが有効に送信され得る許容距離
を増加するようにした中継器を提供することである。

この発明の他の目的は、新たに作られたクロックでディ
ジタル・データを同期的にりタイミングするディジタル
・フェーズ・ロック・ループを利用したタイミング回復
システムを提供することである。

この発明の他の目的は、通信チャネル間を送信される同
期データに発生するビット・シフト・エラーを修正する
ためにディジタル・モデムを改良することである。

次にこの発明の実施例を添付図面にもとずき詳細に説明
する。

第１図はこの発明が使用されている代表的な多端末接続
構成１００の簡略化したブロック線図である。

複数のデータ端末装置は中央処理装置１１０から離れた
複数の遠隔地におかれ、それらは電子式金銭登録機、電
子式基金転送装置又は他の通信ラインを通して端末装置
から中央処理装置へディジタル・メッセージを送信し、
中央処理装置からのメッセージを受信することができる
周辺装置等のような端末装置である。この発明によると
端末装置１０２〜１０８と中央処理装置１１０との間の
最大データ通信ライン距離は先行技術のデータ通信ライ
ン距離を越え、例えば１５００フィート以上に延長され
、その上、データの脱落、雑音の増加、システム・タイ
ミングの欠損、ビット・シフト又は他の送信ラインの異
常などを生じることはない。説明の都合上、中央処理装
置１１０はＮＣＲ７５ｌ−６００データ集信装置又は他
のコンピュータから成り、接続する端末装置又は周辺装
置の数に制限はなく、又システムのソフトウェアの方式
に従い、ポーリング（ＰＯｌｌｊｎｇ）方式又は共通バ
ス方式のいずれでも中央処理装置へ接続することがてき
る。非同期入力チャネル１１２は各種端末装置で発生し
たデータをりタイミング几た後に共通バス１１４から中
央処理装置へ中継して接続し、同期出力チャネル１１６
は中央処理装置１１０で発生したデータをりタイミング
した後に端末装置へ中継する。両チャネル共そこに接続
されたデータをりタイミングするためのタイミング回復
回路と、中央処理装置１１０又は指示された端末装置へ
データを送信するための回路とを包含する。タイミング
回復回路は中継器として作用し、データ流を通過させる
。すなわち、例えば毎秒１．２５メガビットの予定速度
で入力チャネルは非同期的に受信し、出力チャネルは同
期的に受信する。入力チャネル１１２の受信機１２０及
び送信機１２２に関するタイミング回復回路１１８は米
国特許出願第６５７，４２６号の主題であり、そこに詳
述されている。一般的に入力チャネル１１２は１１１Ｃ
Ｐビットより少い誤り率で撚２線式通信ケーブル上を毎
秒１．２５メガビット及び４０−１００マイクロ秒間隔
で４０ビット・マンチエスタ符号化（位相符号）キャラ
クタ（プリアンブルと同期キャラクタを含む）を非同期
的に送信する。勿論、キャラクタ・ワードの長さ及びタ
イミング周期等は他の数値を使用することが十分可能で
ある。この発明に使用する出力チャネル１１６は同期中
継式タイミング回復回路１２４、その受信機１２６及び
送信機１２８を持ち、中央処理装置１１０からのマンチ
エスタ又は他のディジタル符号化データを受信し、りタ
イミングし、端末装置へ再送信する。

この発明によるシステムを完成するためには、中央処理
装置１１０と端末装置との間に公知の入カチンヤネル１
１２を挿入してデータ伝゛送ループを完成する。第２図
はタイミング回復回路を含む出力チャンネルを表わす。

中央処理装置１１０からくる例えば１．２５ＭＨｚのよ
うな適当な伝送周波数のデータは受信機１２６から入力
され、更に伝送ラインの特、性インピーダンスに整合す
る内部終端装置を介して増幅等化回路（等化器）２００
に接続される。第６図て詳述される増幅等化回路２００
は定格伝送ラインの周波数減衰特性を補償し、高周波帯
域外雑音を除去する低域濾波器を有する。マンチエノス
タ方式の等化された増幅データ波形である等化回路２０
０の出力は差動比較器２０２のようなゼロ交叉検波器に
接続される。差動比較器２０２は０ボルト基準レベルを
入力し、等化器２００からのバイポーラ入力信号が前述
のゼロ基準レベルから数ミリボルト以内のレベルを通過
したときに出力を発生する。差動比較器の入力信号は差
動比較器の出力とその出力が接続されているトランジス
タ●トランジスタ論理（■Ｌ）回路との間の非対称性を
補償し、バックグラウンド・ノイズを除去するための偏
向した閾値を提供するために適当に偏倚するとよい。動
作上から説明すると、タイミングの回復は入力されたデ
ータの遷移がりタイミング・クロック信号と比較される
ようにしたディジタル・フェーズ・ロック・ループ方式
を基準とし、２つの信号間の時間的差異を最少とするよ
うにクロック位相調整が連続的に行なわれて入力データ
のすべての位相エラー及びビット・シフトが補償される
。

差動比較器２０２の出力は微分器２０４て微分され、微
分器の出力はビット期間（６００ナノ秒）の３１４の期
間を有するワンショット単安定マルチバイブレータ（デ
ィジタル・ワンショット）２０６をトリガすることに使
用される。ディジタル・ワンショット２０６をトリガす
るトリガ・パルスは、データのゼロ交叉と同時に発生し
、ディジタル●ワンショット出力のパルス幅はマンチエ
スタ符号化データの無意味なレベル転換を除去するため
に十分な期間とする。２０ＭＨｚ局部発振器２０８から
の中継器クロックは独自にカウント●ダウンされ、１．
２５ＭＨｚ同期信号（タイミング・クロック）を派生す
る。

２０ＭＨｚ局部発振器２０８からのタイミング・クロッ
クは托分割回路を持つ同期カウンタ２１０とフリップ・
フロップから成るカウント制御回路２１２とに接続され
、それらの動作．は後述される。

データ（ディジタル・ワンショット２０６の出力パルス
のエッヂ）と１．２５ＭＨｚ同期信号（同期カウンタ２
１０からのタイミング・パルス）とは、ディジタル・ワ
ンショット２０６の出力パルスのリーディング・エッヂ
で差異カウン．夕２１４を始動し、１．２５ＭＨｚ同期
信号のリーディング・エッヂで差異カウンタ２１４のカ
ウントを停止させることによつて比較される。差異カウ
ンタ２１４は１．２５１ＭＨｚ同期信号に対するデータ
のピーク・シフト又は位相エラーに比例したカウント数
を発生する。すなわち、差異カウンタの出力はある時点
におけるデータ信号転換点の希望しない時間的偏倚に相
当する。差異カウンタの出力は標本化ゲート（２−カウ
ント回路２１６及び８−カウント回路２１８）において
標本化され、そこで前述の２つのリーディング・エッヂ
間に発生した２０ＭＨｚクロック・パルスの数が確認さ
れて、その確認されたクロック・パルスの数が２〜７カ
ウントであることを表わすカウント数信号及び８カウン
ト以上てあることを表わすカウント数信号が夫々２−カ
ウント回路２１６及び８−カウント回路２１８から出力
される。もし差異（カウントされた２０ＭＨｚクロック
・パルスの数）が２カウント）（５０〜１００ナノ秒）
より少ない場合は同期カウンタ２１０への修正は行なわ
れない。しかし、パルス・カウントが２以上で８カウン
トより少い（１００〜４００ナノ秒）場合は特別パルス
が加減ロジック２２０によつて同期カウンタ２１０に加
えら・れる。すなわち、加減ロジック２２０からディジ
タル帰還回路２２２を介してカウント制御装置２１２の
フリップ・フロップをリセットし、同期カウンタ２１０
に特別パルスを加え、５０ナノ秒だけ１．２５ＭＨｚ同
期信号のクロック・エッヂを前進させ”る。もし差異カ
ウントが８カウント（４００ナノ秒）以上の場合は８−
カウント回路２１８が加減ロジック２２０の１群のナン
ド・ゲートを作動し、１パルスだけカウント制御装置２
１２のフリップ・フロップをリセットしないようにして
同期カウンタ２１０からパルスを減じ、５０ナノ秒だけ
１．２５ＭＨｚ同期信号のクロック・エッヂを遅延する
。前述した方式は２０ＭＨｚクロックの２カウントより
少い値に差異カウンタの出力を連続的に維持することに
なる。リーディング・エッヂ間の差異で表わされ得る最
高のエラーは１．２５ＭＨｚ同期信号とデータ信号の位
相とが１８００異なる場合における４００ナノ秒である
。従つて、各信号のリーディング・エッヂ間の差異を最
少とし、りタイミング・クロック（例えば、第３図Ｅの
同期駆動信号乃至第３図Ｈの１．２５ＭＨｚ同期信号）
を再同期化するためには４００ナノ秒をクロック・パル
ス幅に等しい期間である５０ナノ秒で割つた数に等しい
期間、すなわち、８ビット分の期間を必要とする。前述
したように１．２５ＭＨｚの同期カウンタ２１０の出力
は差異カウンタ２１４に接続される。２．５ｒ１Ｖ４Ｈ
ｚの出力であるカウンタ２１０のもう一方の出力信号は
データ・りタイマ２２４に接続され、りタイミングされ
たクロック周期で差動比較器２０２からのデータ出力を
送信機１２８にクロック出力する。

データは送信機１２８によりレベル変環され、送信ライ
ンに接続されている変圧器からデータ端末装置へ送信さ
れる。第３図Ａ−Ｈは同期カウンタ２１０へパルスが加
えられることに発生する各種波形を表わす。

第４図Ａ−Ｈの波形図は同期カウンタ２１０からパルス
を減算するときに発生する波形を表わす。まず、加算過
程として第３図Ｂはディジタル・ワンショット２０６の
出力を表わす。第３図Ｂの最初のディジタル●ワンショ
ット出力パルスのリーディング・エッヂは第３図Ｈの１
．２５ＭＨｚ同期信号（同期カウンタ２１０の出力）の
リーディング・エッヂとはその同期が１７５ナノ秒だけ
ずれていることを表わし、２つのリーディング・エッヂ
間は点線て接続されてその関係を表わす。これは第３図
Ａの２０ＭＨｚクロック・パルス２個分より多い状態で
あり、図かられかるように３個のクロック・パルスが差
異カウンタ２１４でカウントされる。これは２−カウン
ト回路２１６を可能化し、第３図Ｃのように第１のパル
スを発生する。そのパルスは２個以上の２０ＭＨｚクロ
ック・パルスがカウントされたときに発生する。第３図
Ｄに表わされているように加・減ロジック２２０の加算
部への信号も２−カウント回路２１６によつて発生され
る。それは追加するパルスを発生して第３図Ｅに表わさ
れているように同期カウンタの同期駆動信号の中に挿入
される。同期駆動信号は２分割されて第３図Ｆに表わさ
れるようになり、その信号は同期カウンタのフリップ◆
フロップを反転して第３図Ｇに表わされているようなり
タイミング出力信号を５０ナノ秒だけ前進させる。第３
図Ｂの第２のリーディング・エッヂと第３図Ｈの第２の
リーディング・エッヂとの間に点線で表わされているよ
うに、ワンショットの出力の第２のリーディング・エッ
ヂはいまだ１２５ナノ秒だけ同期がずれている。かくし
て、前述の手段が繰返えされ、第３図Ｅに示されている
第２の追加パルスが再びりタイミング出力信号を更に５
０ナノ秒前進させる。ワンショットの次のリーディング
●エッヂは第３図Ｈの１．２５ＭＨｚ同期信号から７５
ナノ秒だけはずれており、第３図Ｃの第３のパルスとし
て表わされているように、２−カウント回路をセットす
ることによつて第３図Ｅに示されているように第３の追
加パルスが加えられる。前述したところから明らかなよ
うに、りタイミング出力信号はそれ以上の（同期クロッ
クの前進）修正を必要としなくなるまで次第にデータの
信号遷移と同期されるようになる。次に、第４図Ａ−Ｈ
の波形により減算過程について述べる。

各波形は特に注意したものを除き、第３図て述べた回路
素子と同一の回路素子の出力に相当する波形である。第
４図Ｂに表わされているディジタル・ワンショット２０
６の出力の第１のリーディング・エッヂは、２つのリー
ディング・エッヂが点線で接続されて表わされているよ
うに、第４図Ｈに示した次の同期カウンタパルスのリー
ディング・エッヂに対して２０ＭＨｚクロックの８カウ
ント以上同期がはずれており、その場合に差異カウンタ
２１４がターン・オンされる。説明するまでもなく、２
０ＭＨｚパルスが１３カウントされると１７５ナノ秒の
早生位相エラーが発生する。８−カウント回路２１８が
セットされ、第４図Ｃのパルス列を発生する。

次に、そのパルス列は第４図Ｄの減算パルスでカウント
制御装置２１２のフリップ・フロップの変換を禁止し、
第４図Ｅのように同期駆動信号を修正する。同期カウン
タ２１０で２分割された後で、第４図Ｇのりタイミング
出力信号と第４図Ｈの１．２５ＭＨｚ同期信号とは５０
ナノ秒だけ遅らされ、第４図Ｂにおける次のワンショッ
ト・パルスのリーディング・エッヂで示されるように、
新たな同期エラーは１２５ナノ秒のみとなる。全く同様
にして第２のワンショット・パルスに修正を加え、その
結果、第４図Ｂの第３の）ワンショット・パルスは７５
ナノ秒の同期ずれのみとなる。エラーの検知が５０ナノ
秒（２０ＭＨｚクロック・パルス２個）より少い場合に
は、データと１．２５ＭＨｚ同期信号間の差異が再び同
期外の方向へ移動されるまでそれ以上の修正は行なわれ
ない。７ 第６図には、適切な等化器２００と差動比較
器２０２の配線図が示されている。

データ信号は送信ラインから変圧器３０２を介して変圧
器結合されて入力し、エミッタ◆ホロワー●トランジス
タ３０４によつて緩衝され、帯域濾波器３０６によつて
濾波され、振幅が等化される。電圧保護ダイオード３０
８，３１０は比較器３１２を過度の入力電圧から保護す
る。それは、すでに述べたように、差動比較器３１２へ
の入力を偏倚して、雑音に対する閾値として使用される
。差動比較器３１２のＯボルト基準端子は接地され、バ
イポーラ入力信号のゼロ交叉検波が行なわれ、その出力
信号はライン３１４を介して微分器２０４及びデータ・
りタイマ２２４へ接続される。第５Ａ図及び第５Ｂ図は
第２図で述べられたこの発明の適切な論理装置の詳細を
表わす論理配線図である。

前述の２枚の図面が太い点線のところで接続されて１枚
の図面を構成する。この論理装置は単なる一例てあつて
、他の論理装置を使用することは任意である。ライン３
１４における差動比較器の出力は微分器２０４へ接続さ
れる。微分器２０４は１対の相補出力を持つ双対Ｄ型フ
リップ・フロップ４０２と、それぞれ前述の相補出力が
接続されている１対のヘツクス・インバータ４０４，４
０６と、その出力がそれぞれ２つの入力へ接続されてい
るカット式２一人力ナンド・ゲート４０８とから構成さ
れている。ナンド・ゲート４０８の出力は３１４ビット
・ディジタル・ワンショット２０６をトリガする。ディ
ジタル●ワンショット２０６はナンド・ゲート４０８の
出力が接続され、カット式２一人力ナンド・ゲート４０
８の出力がクロック入カへ接続されている双対Ｄ型フリ
ップ・フロップ４１０により構成される。４個の付加さ
れた双対Ｄ型フリップ・フロップ４１４，４１６，４１
８及び４２０は６００ナノ秒のタイミングを提供し、そ
れをナンド・ゲート４１２への入力として接続する。

前述した４個の付加されたフリップ・フロップのリセッ
ト入カへはフリップ・フロップ４１０の出力が接続され
る。２０ＭＨｚ発振器４２２はバッファ・ナンド・ゲー
ト４２７及ひライン４４２を介して差異カウンタ２１牡
カウント制御器２１２及ひ２０ＭＨｚクロックをカウン
ト・ダウンして１．２５ＭＨｚ同期信号を発生する同期
カウンタ２１０へ接続される。

カウント制御器２１２は１対の双対Ｄ型フリップ・フロ
ン．゛プ、４２８，４３０及び１対のカット２一人力ナ
ンド・ゲート４３２，４３４から構成され、同期カウン
タは３個の双対Ｄ型フリップ・フロップ４３６，４３８
，４４０て構成される。前述したように、ワンショット
出力パルスのリーディング・エッヂで差異カウンタ２１
４を始動し、同期カウンタ◆パルスのリーデ・インク◆
エッチで差異カウンタ２１４を停止するようにしてワン
ショット出力パルスのエッヂと同期クロックのエッヂと
が比較される。

差異カウンタ２１４はライン４４３，４２６を介して入
力される前述の出力が接続される。差異カウンタ２１４
は同期４ビット・カウンタ４４６（フエアチヤイルド・
セミコンダクタ（ＦａｉｒｃｈｉｌｄＳｅｍｉｃＯｎｄ
ｕｃｔＯｒＣＯ．）社製、部品番号第９４５１６及びそ
れと同等品のような）で構成される。

前述のカウンタ４４６のカウンタ・ゲートとしては１連
の双対Ｄ型フリップ●フロップ４４）８，４５０が使用
され、フリップ・フロップ４５２，４５４，４５６及び
４５８はカウント制御器２１２のゲートとして使用され
、フリップ・フロップ４５６，４５４の出力は１対の４
入力反転ナンド・ゲート４６０，４６２によりナンド・
ゲートされ、反転される。ナンド・ゲート４６０の出力
は再びヘツクス・インバータ４６４により反転されてフ
リップ・フロップ４５２へ接続される。カウンタ４４６
からの差異カウンタの出力はヘツクス・インバータ４６
６，４６８によつて反転さ”れる。ヘツクス・インバー
タ４６８の出力は第２図の２−カウント回路２１６へ接
続され、ヘツクス・インバータ４６６の出力は第２図の
８−カウント回路２１８に供給され、両回路２１６及び
２１８ともに双対Ｄ型フリップ・フロップ４７０，４７
２で構成される。フリップ●フロップ４７０の１セット
２１出力は加●減ロジック２２０のパルス加算部へ接続
され、フリップ●フロップ４７２の１セット８Ｊ出力は
加・減ロジック２２０のパルス減算部へ接続される。

加・減ロジック２２０は１対の反転ナンド・ゲート４７
４，４７６から成り、ナンド・ゲート４７４はパルスが
１０ＭＨｚ同期駆動信号へ加えられるべきときにライン
４７８へ出力パルスを発生し、ナンド・ゲート４７６は
パルスが２０ＭＨｚの同期駆動信号から減じられるべき
ときにライン４８０へ出力パルスを発生する。ライン４
７８の「パルス加算ョ信号はカウント制御装置２１２へ
フィード・バックされ、ナンド・ゲート４６２の入力の
１つへ供給され、ライン４８０上のしマルス減算ョ信号
もカウント制御装置２１２へフィード・バックされてナ
ンド・ゲート４６２の他の入力へ供給される。それによ
つて、ナンド・ゲート４６２は減算禁止パルス及び加算
リセット・パルスの発生を生じさせ、修正パルスを受信
しないときには１０ＭＨｚ同期駆動信号を変化させない
ことを保証する。同期カウンタ２１０からの２．５ｒ１
Ｖ４ＨＺのりタイミング出力信号はデータ・りタイマ２
２４へ接続されると同時に１．２５ｒ１Ｖ／１ＨＺに分
周される。

データ・りタイミング回路２２４は双対Ｄ型フリップ・
フロップ４８２から成り、入力ゲートとしてヘツクス・
インバータ４８４及び１対のナンド・ゲート４８６，４
８８を有する。同期カウンタ・フリップ・フ罎ンプ４４
０及び４３８の出力はそれぞれナンド・ゲート４８６の
入カへ接続され、ナンド・ゲート４８６には更にインバ
ータ４８４の出力が接続されてデータ・りタイミング・
パルスのテコード装置として作用する。１．２５ＭＨｚ
データはフリップ◆フロップ４８２へ接続され、りタイ
マフリップ●フロップ４８２のりタイミング出力信号に
よりタイミングを取られ、ライン４９０を介して送信機
１２８へ接続される。

第７図はデータ・りタイマ２２４からのりタイミングさ
れたデータを送信ラインへ適切に再送信するための送信
機１２８である。

りタイミングされた入データは回路５００で入力偏倚さ
れ、トランジスタ５０２，５０４から成る送信機増幅器
によつてレベル変換されてそれぞれトランジスタ５０６
，５０８及び５１０，５１２から成る１対の送信機ドラ
イバへ接続される。レベル変換されたデータは変圧器５
１４で接続され、送信機と端末装置間の長さが１２００
フィートまでの送信ラインへ変圧器結合される。ドライ
バの偏倚としては抵抗回路による従来方式が使用される
。

【図面の簡単な説明】

第１図はこの発明によるディジタル・フェーズ・ロック
・ループ・タイミング回復方式を使用したデータ通信シ
ステムの簡略化したブロック線図、第２図はこの発明に
よるタイミング回復回路を含む出力チャンネルのブロッ
ク線図、第３図Ａ−Ｈは第２図に示した出力チャンネル
の各回路におけるりタイミング・クロックの位相を進め
る場合のりタイミング動作を表わした各種タイミング波
形図、第４図Ａ−Ｈは第２図に示した出力チャンネルの
各回路におけるりタイミング・クロックの位相を遅らせ
る場合のりタイミング動作を表わした各種タイミング波
形図、第５Ａ図及び第５Ｂ図は第２図の回路を詳細に説
明した回路の論理線図、第６図はこの発明と関連して使
用する受信機の配線図、第７図はこの発明と関連して使
用する送信機の配線図である。 １００・・・・・・多端末データ通信システム、１０２
・・・端末機、１１０・・・・・・中央処理装置、１１
２・・・・・・入力チャネル、１１４・・・・・・共通
バス、１１６・・・・・出力チャネル、１１８，１２４
・・・・・・タイミング回復回路、１２０，１２６・・
・・・・受信機、１２２，１２８・・・・・・送信機、
２００・・・・・・等化器、２０２・・・・・・差動比
較器、２０４・・・・・・微分器、２０６・・・・・・
ワン・ショット、２０８・・・・・・局部発振器、２１
０・・・・・・同期カウンタ、２１２・・・・・カウン
ト制御装置、２１４・・・・・・差異カウンタ、２１６
・・・・・・２−カウント回路、２１８・・・・・・８
−カウント回路、２２０・・・・・・加・減算論理装置
、２２４・・・・・・データ・りタイマ、３０２・・・
・・・入力変圧器、３１２・・・・・・差動比較器、４
０２・・・・・・双対Ｄ型フリップ●フロップ、４０４
・・・・・・ヘツクス・インバータ、４０８・・・・・
・ナンｊド・ゲート、４２２・・・・・２０ＭＨｚ局部
発振器、４４６・・・・・・同期４ビット・カウンタ、
５１４・・・・・・出力変圧器。

Claims (1)

【特許請求の範囲】
1. １ ビット・シフト・データのデータ遷移を検出し、そ
   れに応答して出力データ・クロッキング信号を発生する
   装置と、同期リタイミング・クロック信号を発生する手
   段と、前記出力データ・クロッキング信号と前記リタイ
   ミング・クロック信号との両リーディング・エッジ間間
   隔を表わすディジタル・カウント信号を発生する差異カ
   ウンタと、前記リタイミング・クロック信号の周波数よ
   り大きい周波数を有するパルス状信号を発生する局部発
   振手段と、前記パルス状信号を前記差異カウンタに接続
   し、前記ディジタル・カウント信号は前記出力信号と前
   記クロック信号の前記両リーディング・エッジ間間隔の
   中で発生した前記パルス状信号のパルスの数となるよう
   にしたカウント制御手段と、前記ディジタル・カウント
   信号に応答して前記カウント制御手段に対して修正パル
   スを発生する論理手段とを含むディジタル・フェーズ・
   ロック・ループ回路であつて、前記論理手段は前記ディ
   ジタル・カウント信号を連続監視して前記カウント信号
   が第１の所定の値以上の場合には第１の値を発生し、前
   記カウント信号が前記第１の所定の値より多い第２の所
   定の値以上の場合は第２の値を発生し、前記カウント信
   号が前記第１の所定の値以下の場合は第３の値を発生す
   るようにしたサンプリング手段と、前記第１の値の受信
   に応答して前記クロック信号に前記修正パルスを加える
   ようにしてその位相を進めさせ、前記第２の値の受信に
   応答して前記クロック信号から前記修正パルスを減じる
   ようにしてその位相を遅らせ、前記第３の値の受信に応
   答して前記修正パルスの加及び減を行わないようにした
   加減算回路とを含むことを特徴とする前記ビット・シフ
   ト・データを前記リタイミング・クロック信号に同期さ
   せるディジタル・フェーズ・ロック・ループ回路。