SU1474658A1 - Устройство ввода асинхронного цифрового потока - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, в частности к устройствам сопр жени , и может быть использовано в цифровых системах передачи информации. Цель изобретени  - упрощение устройства. Устройство содержит временной детектор 1, фильтр 2 нижних частот, генератор 3, управл емый напр жением, блок 4 синхронизации и формирование адреса, блок 5 синхронизации, счетчик 6, блок 7 формировани  адреса считывани , оперативный запоминающий блок 8, первый блок 9 задержки, второй, первый регистры сдвига 10,11, второй блок задержки 12. Устройство осуществл ет прием в последовательном виде цифрового высокочастотного сигнала, осуществл ет фазовую автоподстройку, промежуточную буфферизацию и передачу информации на выход. 1 з.п. ф-лы, 2 ил.

Description

Фие. 7

Изобретение откоситс  к ВЫЧИСЛИТЕЛЬНОЙ технике} в частности к устройствам сопр жени , и может быть использовано в цифровых системах передачи информации.

Целью изобретени   вл етс  упрощение устройства.

На фиг. 1 представлена блок-схема устройства) на фиг. 2 - схема блока формировани  адреса считывани .

Устройство содержит (фиг. 1) временной детектор 1, фильтр 2 нижних частот, генератор 3, управл емый напр жением, блок 4 синхронизации и формировани  адреса, блок 5 синхронизации , счетчик 6, блок 7 формировани  адреса считывани , оперативный запоминающий блок 8, первый блок

9задержки, второй и первый регистры

10и 11 сдвига и второй блок 12 задержки ,

Блок 7 формировани  адреса считывани  содержит (фиг. 2) первый, второй и третий счетчики 13-15, первый и второй элементы И 16 и 17, элемент ИЛИ 18 и элемент И-НЕ 19.

В качестве блока 4 синхронизации и формировани  адреса может использоватьс  функциональна  схема, состо ща  из соединенных счетчика-делител  на 512 и двух формирователей сигналов, вход ща  в состав  чейки цифрового оборудовани  приема 0-12- АРФ5„231.127 блока аналого-цифрового оборудовани  АЦО-11 АРФ2.133.075, аппаратуры первичной цифровой системы передачи ИКМ-30-4 АРФ1.233.003X0.

Устройство работает следующим образом,.

Принимаемый групповой цифровой поток, включающий асинхронный компо

5

0

4 синхронизации и формирование адреса . На синхровыходе блока 4 действует в режиме установленного циклового синхронизма узкий (длительностью

в один тактовый интервал) периодически повтор ющийс  импульс, совпадающий по времени с моментами поступлени  циклового синхронизирующего сигнала в групповом цифровом потоке. На адресных выходах блока 4 формируютс  сигналы, совпадающие по времени с отведенными дл  передачи асинхронного компонентного потока временными позици ми, благодар  чему в оперативный запоминающий блок 8 в моменты действи  импульсов на его синхронизирующем входе записываетс  только асинхронный поток, состо щий из основного и дополнительного каналов. В основном канале при использовании двухстороннего стаффинга передаютс  информационные посылки исходного асинхронного потока, а в дополнительном канале - помехозащищенные (т.е. состо щие из нескольких бит) команды согласовани  скоростей и биты информации при отрицательном стаффнн- ге. В случае положительного стаффинга дл  выравнивани  скоростей исключаетс  одна временна  позици  в основном канале. Команды согласовани  скоростей передаютс  циклически и сама их последовательность несет информацию о промежуточных значени х

5 фазовых сдвигов между исходным сиг- налом и импульсной несущей. На счетчик 6 от блока 4 поступает последовательность импульсов, совпадающих по времени с моментами следовани 

0 в групповом цифровом потоке символов команд согласовани  скоростей.

5

0

нгнтный поток, передаваемый на отве- Счетчик 6 на основе анализа сим-

денных временных позици х групповоговолов команд принимает одно из двух

цифрового потока, поступает на инфор-решений и вырабатывает соответствунационные входы второго регистра 10 45ющий управл ющий сигнал, который чесдвига и блока 5 синхронизации, нарез второй блок 12 задержки воздейтактовые входы которых поступает соп-ствует на блок 7 формировани  адреровождающий хронирующий сигнал. Ре- са считывани , вырабатывающий адрес-

гистр 10 сдвига преобразует посту-ные сигналы считывани , поступающие

пающий групповой цифровой поток в па- 50затем на соответствующие входы one-

раллельную форму, и далее преобразо-ративного запоминающего блока 8. Такванный сигнал поступает на информационные входы оперативного запоминающего блока 8. Одновременно блок 5 синхронизации обнаруживает в групповом цифровом потоке периодически следующий цикловой синхронизирующий сигнал, пс которому через фазирующий вход осуществп ютс  фазировка блока

това  последовательность дл  блока 7 формируетс  в блоке фазовой автоподстройки частоты, состо щем из вре- менного детектора 1, фильтра 2 нижних частот и генератора 3, управл емого напр жением. На входы временного детектора 1 поступают соответствующие сигналы из наборов адресных

сигналов записи и считывани , в зависимости от фазового сдвига между ними вырабатываетс  управл ющий сигнал , фильтруемый затем с помощью фильтра 2 нижних частот. Частота колебаний , вырабатываемых генератором 3, управл емым напр жением, подстраиваетс  сигналом с выхода фильтра 2 нижних частот.

Выравнивание скоростей записи и считывани  информации осуществл - етс  за счет коррекции коэффициента делени  счетчика 13, вход щего в состав блока 7, с учетом принимаемых команд согласовани  скоростей. При отсутствии импульса на четвертом сигнальном выходе блока 4 с периодичностью , определ емой счетчиками 13 и 14, сигналом с выхода второго элемента И 17 производитс  уменьшение на единицу коэффициента делени  первого счетчика 13. Благодар  этому сокращаютс  интервалы между импульсами на выходе первого элемента И 16, что при водит к исключению из выходного сигнала устройства символов команд согласовани  скоростей.

При поступлении импульса с четвертого сигнального выхода блока 4 на входы элемента ИЛИ 18 и элемента ИЯНЕ 19, перекрывающего временную позицию отрицательного стаффинга, коэффициент делени  первого счетчика 13 либо однократно не уменьшаетс  на единицу, либо однократно дважды уменьшаетс  на единицу в зависимости от значени  команды согласовани  скоростей. В первом случае в выходной сигнал включаетс  символ, следующий по позиции отрицательного стаффинга, а во втором случае - исключаютс  указанный символ и еще один символ основного канала. ,В св зи с тем, что между моментами записи и считывани  информации существует временный сдвиг, значение кото рого до известных пределов не определено , введены блоки 9 и 12 задержки , тактируемые сигналами с выхода блока 7, благодар  чему достигаетс  согласованность моментов выполнени  согласовани  скоростей при считывании информации от оперативного запоминающего блока 8 и не происходит искажений принимаемых информационных сигналов.

Начальна  фазировка блока 7 осуществл етс  фазирующим импульсом

JQ

0 Ј

Q . 0 5

5

блока 4, вырабатываемым на его третьем сигнальном выходе.

Считанный из оперативного запоминающего блока сигнал в параллельной форме поступает на информационные входы первого регистра 11 сдвига сигнала, осуществл ющего преобразование сигнала в последовательную фор- -му. Вспомогательные сигналы, необходимые дл  такого преобразовани , формируютс  блоком 7.

Таким образом, предложенное устройство не требует дополнительной перезаписи выводимого сигнала на равномерные временные позиции.

Claims (2)

1. Устройство ввода асинхронного цифрового потока, содержащее временной детектор, выход которого соединен с входом фильтра нижних частот, выход которого соединен с входом генератора импульсов, блок синхронизации и формировани  адреса, блок синхронизации, счетчик, блок формировани  адреса считывани  и оперативный запоминающий блок, вход синхронизации которого соединен с первым синхровыходом блока синхронизации и формировани  адреса, фазирующий вход, тактовый вход, второй и третий синхровыходы и первый адресный выход которого соединены соответственно с выходом блока синхронизации, с тактовым входом блока синхронизации, с входом разрешени  счетчика, с разрешающим входом блока синхронизации и с первым входом временного детектора , второй вход которого соединен с первым адресным выходом группы адресных выходов блока формировани  адреса считывани , информационный и тактовый входы устройства соединены соответственно с информационным и тактовым входами блока синхрони- |зации, отличающеес  тем, нто, с целью упрощени  устройства, в него введены первый, второй блоки задержки и первый, второй регистры сдвига, причем фазирующий вход блока формировани  адреса считывани  соединен с четвертым синхровыходом блока синхронизации и формировани  адреса, четвертый сигнальный выход которого соединен с тактовым входом счетчика и с информационным входом первого блока задержки, информационный и

тактовый входы и выход второго блока задержки соединены соответственно с выходом счетчика9 с первым адресным выходом группы выходов блока формировани  адреса считывани  и с управл ющим входом блока формировани  адреса считывани , тактовый вход и выход первого блока задержки соединены соответственно с первым адресным выходом группы выходов и с синх- ровходом блока формировани  адреса считывани , группа адресных выходов блока формировани  адреса считывани  Соединена с группой адресных входов считывани  оперативного запоминающего блока, выход которого соединен с информационным входом первого регистра сдвига, выход которого  вл етс  информационным выходом устройства тактовый вход первого регистра сдвига соединен с выходом генератора импульсов и с тактовым входом блока формировани  адреса считывани , синх ровыход которого соединен с входом разрешени  первого регистра сдвига, адресный выход блока синхронизации и формировани  адреса соединен с адресным входом записи оперативного запоминающего блока, информационный вход которого соединен с выходом второго регистра сдвига и с информационным входом счетчика, информационный вход и вход синхронизации второго регистра сдвига соединены с информационным и тактовым входами устройства .

2. Устройство по п„ 1, отличающеес  тем, что блок формировани  адреса считывани  содержит

- с первого по третий счетчики, первый, второй элементы И, элемент ИЛИ и эле- «;нт И-НЕ, причем тактовый вход блока соединен с тактовым входом первого счетчика, первый выход которого

соединен с тактовым входом второго счетчика и с первыми входами первогоf второго элементов И, второй выход и вход разрешени  первого счетчика соединены соответственно с вторым

5 входом первого элемента И и с выходом второго элемента И, первый лы- ход второго счетчика соединен с тактовым входом третьего счетчика и с первым входом элемента ИЛИ, фазирую0 щий вход блока соединен с входом разрешени  третьего счетчика, выход которого соединен с первым адресным выходом группы блока, выход первого элемента И соединен с сигнальным вы5 ходой блока, первый выход второго счетчика соединен с вторым адресным выходом группы блока, второй выход второго счетчика соединен с третьим адресным выходом группы блока и с втоо рым входом второго элемента И, сигнальный вход блока соединен с первым входом элемента И-НЕ и с вторым входом элемента ИЛИ, выход которого соединен с третьим входом второго элемента И, четвертый вход которого соединен с выходом элемента И-НЕ, второй вход которого соединен с упг- равл ющим входом блока.

5

gtqiunhJ 9 oudgy J