JPS6038874B2 - 絶縁物ゲ−ト電界効果トランジスタの製造方法 - Google Patents
絶縁物ゲ−ト電界効果トランジスタの製造方法Info
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- JPS6038874B2 JPS6038874B2 JP50025839A JP2583975A JPS6038874B2 JP S6038874 B2 JPS6038874 B2 JP S6038874B2 JP 50025839 A JP50025839 A JP 50025839A JP 2583975 A JP2583975 A JP 2583975A JP S6038874 B2 JPS6038874 B2 JP S6038874B2
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- gate
- silicon nitride
- film
- nitride film
- insulating film
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Description
【発明の詳細な説明】
この発明は自己整合型絶縁物ゲート電界効果トランジス
タの構造の製造方法に関し、特にゲート電極とソース又
はドレィン電極との短絡事故を防止する構造を有す談自
己整合型電界効果トランジスタの製造方法を提供するも
のである。
タの構造の製造方法に関し、特にゲート電極とソース又
はドレィン電極との短絡事故を防止する構造を有す談自
己整合型電界効果トランジスタの製造方法を提供するも
のである。
従来の自己整合型でない通常の金属ゲート電極を有す絶
縁物ゲート電界効果トランジスタの断面図を第１図に示
した。
縁物ゲート電界効果トランジスタの断面図を第１図に示
した。
例えばｎチャンネルアルミニウムゲートＭＯＳトランジ
スタを作る場合、同図Ａのように先ずｐ型シリコンウェ
ハ１０１を酸化し、表面に二酸化シリコンＳｉ０２膜１
０２を形成し、ソース１０３及びドレィン１０４となる
領域のシリコン基板を選択的に露出させて、ｎ型不純物
、例えばリンを添加する。次いでゲート部１０５となる
所の二酸化シリコンＳｉ０２膜１ ０２を除去し、所望
の閥値電圧を得るべく、ゲート絶縁膜としての二酸化シ
リコンＳｉ０２膜１０６を形成する。その時、ソース領
域１０３及びドレィン領域１０４の上も酸化されるが、
通常、リン拡散部分は酸化速度が速いため、ソース領域
１０３及びドレィン領域１ ０４上の二酸化シリコンＳ
ｉ０２膜１０６１はゲート領域の二酸化シリコンＳｉ０
２膜１０６より厚くなる。例えば１０００ｏｏで飽和水
蒸気中にて酸化すると、ゲート領域の二酸化シＩＪコン
Ｓｉ０２膜１ ０６の厚さが１０００Ａの時、ソース領
域１０３及びドレィン領域１０４上の二酸化シリコンＳ
ｉ０２膜１０６１の厚さは２５００Ａに達する。次いで
ソース領域１０３及びドレィン領域１０４に電極を取付
けるため、二酸化シリコンＳｊ０２膜１０６１に孔を開
ける工程が必要で、そのためのフオトレジスト膜１０７
を塗布した時の断面図が第１図Ｂである。次いで通常の
方法でアルミニウムを蒸着しフオトレジスト法で配線パ
ターンを形成した段階の断面図が第１図Ｃである。ここ
でフオトレジスト膜１０７をつける工程で位置合せ余裕
度を現状の紫外線露光装置では２仏ほどもたせねばなら
ない。更にアルミニウムによる電極配線の形成時のフオ
トレジスト工程の精度も２山とすると合計４叫まど余裕
度を持たせねばならず、従ってゲート電極１０８の端と
ソース領域１０３又はドレィン領域１０４との間の浮遊
容量も無視できない。一方第１図Ｃ中、丸印で囲んだ部
分を拡大した同図Ｃ′のように、ソース領域１０３（又
はドレィン領域１０４）を形成するＰｎ接合１０３１の
縁端部とゲート電極１０８との最短距離Ｌ，は厚いＳｉ
０２膜１ ０６１が介在するため池のゲート絶縁膜部よ
り厚く、従ってゲート電極１０８とソース又はドレィン
との短絡事故は発生し難い。一方この浮遊容量を減少さ
せるべく、ゲートの位置と、ソース、ドレィンの位置を
自己整合（ｓｅｌｆ−ａｌｉ則ｅｄ）させる技術が開発
されており、ゲート電極を形成してからイオン注入法で
ソースやドレィン領域を形成する方法や、ゲート電極に
シリコンを用い、ソースやドレィン領域の形成のための
不純物熱拡散のマスクを兼用させる方法などはその代表
的な例である。第２図にその工程を示す断面図をを示し
たが、例えば第２図Ａのようにｐ型シリコンウェハ２０
１を熱酸化し、隣のトランジスタ同志に、配線と基板ウ
ェハ２０１との間のＭＯＳ構造を介して漏洩電流が流れ
ないように、厚い二酸化シリコンＳｉ０２膜２０２を形
成した後、ソース、ゲート、ドレィン部となる場所のＳ
ｉ０２膜２０２を除去し、基板ウェハ２０１を露出させ
て、再度、所望の閥値電圧が出るような膜厚のゲート絶
縁膜２０３を形成する。その後、ゲート電極２０４とし
て多結晶シリコンを通常の気相成長法で形成する。次い
でこの多結晶シリコンのゲート電極２０４をマスクとし
て薄い二酸化シリコンＳｉ０２膜２０３を除去し、下地
の基板シリコン２０１を露出させてｎ型不純物を入れ、
ソース領域２０５、ドレィン領域２０６を形成する。こ
れは熱拡散法でもイオン注入法でも、あるいは両者を組
合わせてもよい。この段階の断面図が第２図Ｂである。
その後第２図Ｃのように、気相成長法で化学的に二酸化
シリコンＳｉＱ膜２０７を被鍵し、次いでソース領域２
０５、ドレィン領域２０６とオ−ミック接触をとるため
に孔をあげて金属配線２０８を行ったのが第２図Ｃであ
る。この構造では前記のフオトレジストのための位置合
わせ余裕度が必要無いので、ゲート電極２０４とソース
領域２０５又はドレィン領域２０６との重なり部分が少
なく、浮遊容量が少ないという特徴を有す。ところが、
この場合は第２図Ｃの丸印で囲んだ部分を拡大した図に
′からも明らかなようにソース領域２０５（又はドレィ
ン領域２０６）を形成するｐｎ接合２０５′（又は２０
６′）の縁端部とゲート電極２０４との間の最短距離Ｌ
２は、薄いゲート絶縁膜２０３の厚さそのものなので、
第１図Ｃ′の場合と比較してはるかに薄い。従ってゲー
ト電極２０４とソース領域２０５、ドレィン領域２０６
との短絡事故が多発し、ゲート絶縁膜２０３の厚さをあ
まり薄く出釆ないという欠点がある。本発明は、自己整
合型絶縁物ゲ−トトランジスタとしての浮遊容量の小さ
いという特徴を維持しつつ、ゲート電極とソース領域及
びドレィン領域との電気的な短絡事故を防止する製造方
法を提供することを目的とする。
スタを作る場合、同図Ａのように先ずｐ型シリコンウェ
ハ１０１を酸化し、表面に二酸化シリコンＳｉ０２膜１
０２を形成し、ソース１０３及びドレィン１０４となる
領域のシリコン基板を選択的に露出させて、ｎ型不純物
、例えばリンを添加する。次いでゲート部１０５となる
所の二酸化シリコンＳｉ０２膜１ ０２を除去し、所望
の閥値電圧を得るべく、ゲート絶縁膜としての二酸化シ
リコンＳｉ０２膜１０６を形成する。その時、ソース領
域１０３及びドレィン領域１０４の上も酸化されるが、
通常、リン拡散部分は酸化速度が速いため、ソース領域
１０３及びドレィン領域１ ０４上の二酸化シリコンＳ
ｉ０２膜１０６１はゲート領域の二酸化シリコンＳｉ０
２膜１０６より厚くなる。例えば１０００ｏｏで飽和水
蒸気中にて酸化すると、ゲート領域の二酸化シＩＪコン
Ｓｉ０２膜１ ０６の厚さが１０００Ａの時、ソース領
域１０３及びドレィン領域１０４上の二酸化シリコンＳ
ｉ０２膜１０６１の厚さは２５００Ａに達する。次いで
ソース領域１０３及びドレィン領域１０４に電極を取付
けるため、二酸化シリコンＳｊ０２膜１０６１に孔を開
ける工程が必要で、そのためのフオトレジスト膜１０７
を塗布した時の断面図が第１図Ｂである。次いで通常の
方法でアルミニウムを蒸着しフオトレジスト法で配線パ
ターンを形成した段階の断面図が第１図Ｃである。ここ
でフオトレジスト膜１０７をつける工程で位置合せ余裕
度を現状の紫外線露光装置では２仏ほどもたせねばなら
ない。更にアルミニウムによる電極配線の形成時のフオ
トレジスト工程の精度も２山とすると合計４叫まど余裕
度を持たせねばならず、従ってゲート電極１０８の端と
ソース領域１０３又はドレィン領域１０４との間の浮遊
容量も無視できない。一方第１図Ｃ中、丸印で囲んだ部
分を拡大した同図Ｃ′のように、ソース領域１０３（又
はドレィン領域１０４）を形成するＰｎ接合１０３１の
縁端部とゲート電極１０８との最短距離Ｌ，は厚いＳｉ
０２膜１ ０６１が介在するため池のゲート絶縁膜部よ
り厚く、従ってゲート電極１０８とソース又はドレィン
との短絡事故は発生し難い。一方この浮遊容量を減少さ
せるべく、ゲートの位置と、ソース、ドレィンの位置を
自己整合（ｓｅｌｆ−ａｌｉ則ｅｄ）させる技術が開発
されており、ゲート電極を形成してからイオン注入法で
ソースやドレィン領域を形成する方法や、ゲート電極に
シリコンを用い、ソースやドレィン領域の形成のための
不純物熱拡散のマスクを兼用させる方法などはその代表
的な例である。第２図にその工程を示す断面図をを示し
たが、例えば第２図Ａのようにｐ型シリコンウェハ２０
１を熱酸化し、隣のトランジスタ同志に、配線と基板ウ
ェハ２０１との間のＭＯＳ構造を介して漏洩電流が流れ
ないように、厚い二酸化シリコンＳｉ０２膜２０２を形
成した後、ソース、ゲート、ドレィン部となる場所のＳ
ｉ０２膜２０２を除去し、基板ウェハ２０１を露出させ
て、再度、所望の閥値電圧が出るような膜厚のゲート絶
縁膜２０３を形成する。その後、ゲート電極２０４とし
て多結晶シリコンを通常の気相成長法で形成する。次い
でこの多結晶シリコンのゲート電極２０４をマスクとし
て薄い二酸化シリコンＳｉ０２膜２０３を除去し、下地
の基板シリコン２０１を露出させてｎ型不純物を入れ、
ソース領域２０５、ドレィン領域２０６を形成する。こ
れは熱拡散法でもイオン注入法でも、あるいは両者を組
合わせてもよい。この段階の断面図が第２図Ｂである。
その後第２図Ｃのように、気相成長法で化学的に二酸化
シリコンＳｉＱ膜２０７を被鍵し、次いでソース領域２
０５、ドレィン領域２０６とオ−ミック接触をとるため
に孔をあげて金属配線２０８を行ったのが第２図Ｃであ
る。この構造では前記のフオトレジストのための位置合
わせ余裕度が必要無いので、ゲート電極２０４とソース
領域２０５又はドレィン領域２０６との重なり部分が少
なく、浮遊容量が少ないという特徴を有す。ところが、
この場合は第２図Ｃの丸印で囲んだ部分を拡大した図に
′からも明らかなようにソース領域２０５（又はドレィ
ン領域２０６）を形成するｐｎ接合２０５′（又は２０
６′）の縁端部とゲート電極２０４との間の最短距離Ｌ
２は、薄いゲート絶縁膜２０３の厚さそのものなので、
第１図Ｃ′の場合と比較してはるかに薄い。従ってゲー
ト電極２０４とソース領域２０５、ドレィン領域２０６
との短絡事故が多発し、ゲート絶縁膜２０３の厚さをあ
まり薄く出釆ないという欠点がある。本発明は、自己整
合型絶縁物ゲ−トトランジスタとしての浮遊容量の小さ
いという特徴を維持しつつ、ゲート電極とソース領域及
びドレィン領域との電気的な短絡事故を防止する製造方
法を提供することを目的とする。
この発明は、自己整合型でありながらゲート絶縁膜の膜
厚を不均一にし、ゲート電極と、ソース及びドレィン領
域の不純物の高濃度領域との距離を遠ざける構造にし、
ゲート電極とソース領域及びドレィン領域との電気的な
短絡事故を阻止すると同時に、ゲート絶縁膜の周辺部以
外の部分の膜厚は所望の関値電圧が得られるよう薄くす
ることにより、他の電気的特性は変えないという思想に
基〈もである。
厚を不均一にし、ゲート電極と、ソース及びドレィン領
域の不純物の高濃度領域との距離を遠ざける構造にし、
ゲート電極とソース領域及びドレィン領域との電気的な
短絡事故を阻止すると同時に、ゲート絶縁膜の周辺部以
外の部分の膜厚は所望の関値電圧が得られるよう薄くす
ることにより、他の電気的特性は変えないという思想に
基〈もである。
またこの発明はゲート絶縁膜の部分的に厚くなっている
個所の下のソース又はドレィン領域のｐｎ接合緑端部の
位置は、ソ−ス・ドレィン電極部より深い位置にあるか
ら、該ｐｎ接合縁端部での不純物濃度勾配を緩くした構
造となる。
個所の下のソース又はドレィン領域のｐｎ接合緑端部の
位置は、ソ−ス・ドレィン電極部より深い位置にあるか
ら、該ｐｎ接合縁端部での不純物濃度勾配を緩くした構
造となる。
即ちプレーナ型でｐｎ接合を作る場合、通常、関孔部か
ら不純物を半導体中に添加する際、深さ方向より横方向
の方が拡散いこくいため、深さ方向より横方向、即ちｐ
ｎ接合緑端部で不純物濃度勾配が急峻になる。本発明で
は、この緑端部の位置が半導体表面より深い位置にある
ので、その分だけ不純物濃度勾配が緩くなる点が特徴で
ある。次に本発明の実施例を、フラットＭＯＳ構造に適
用した例で説明する。
ら不純物を半導体中に添加する際、深さ方向より横方向
の方が拡散いこくいため、深さ方向より横方向、即ちｐ
ｎ接合緑端部で不純物濃度勾配が急峻になる。本発明で
は、この緑端部の位置が半導体表面より深い位置にある
ので、その分だけ不純物濃度勾配が緩くなる点が特徴で
ある。次に本発明の実施例を、フラットＭＯＳ構造に適
用した例で説明する。
第３図にその工程を説明する断面図を示した。先ず同図
Ａのようにｐ型シリコンウェハ３０１を用意し、所望の
閥値電圧に対応する膜厚のゲート二酸化シリコンＳｉ０
２膜３０２を形成する。次いで通常の方法で多結晶シリ
コンを気相成長させ、選択除去してゲート電極３０３を
形成する。その上にこれも通常の化学蒸着法でシリコン
窒化膜Ｓｉ３Ｎ４３０４を成長させ、次いで、ソース領
域、ドレィン領域、ゲート領域となる部分をフオトレジ
スト膜３０５で被覆する。この時、ゲート電極３０３の
周囲に相当する部分をも露出するよう孔３０６があげら
れていることが本発明を実施するための重要な鍵である
。この段階の終了図が第３図Ｂである。この状態でシリ
コン窒化膜Ｓｉ３Ｎ４３０４を選択的に除去すると第３
図Ｃのようになる。シリコン窒化膿Ｓｉ３Ｎ４３０４の
選択エッチングには、ここではフオトレジスト３０５を
用い、プラズマエッチング法で作った。この時、多結晶
シリコンの電極の側面は露出されている。次いで第３図
Ｄに示したように飽和水蒸気中で、このシリコン窒化膿
Ｓｉ３Ｎ４３０４をマスクとし１１００００で２時間酸
化し、約１ムの二酸化シリコンＳｊ０２３０７を、ソー
ス及びドレィンの外側の領域上に形成する。この時、先
にあげておいたゲートの周囲の溝３０６に対応して、そ
こにも本来の二酸化シリコンＳｉ０２のゲート絶縁膜３
０２より厚い二酸化シリコン膜Ｓｉ０２３０８が形成さ
れる。更にまたこの時、ゲート電極としての多結晶シリ
コン３０３の側面、及びシリコン窒化膜Ｓｉ３Ｎ４３０
４の側面と上面も酸化されるが、シリコン窒化膜Ｓｊ３
Ｎ４の酸化速度は遅いので、その二酸化シリコンＳｉ０
２３０９は薄い。次いでこの二酸化シリコンＳｉ０２３
０９を除去し、更にシリコン窒化膜Ｓｉ３Ｎ４３０４を
除去して、ｎ型不純物、例えばリンを拡散させてソース
領域３１０、ドレィン領域３１１を形成し、また多結晶
シリコンのゲート電極３０３にもリンを拡散して導電率
を向上させる。その後、通常の化学蒸着法により二酸化
シリコンＳｉ０２膜３ １ ２を気相成長させて第３図
Ｅのようにする。次いでソース領域３１０とドレィン領
域３１１に金属電極３１３をとりつけて第３図Ｆのよう
に完成させる。この構造によれば、ソース領域３１０及
びドレィン領域３１ １を形成するｐｎ接合３１０′，
３１１′のゲーート側の緑端部上は絶縁膜が厚くなって
おり、ゲート電極３０３からの距離が、第２図に比較し
て遠くなっている。
Ａのようにｐ型シリコンウェハ３０１を用意し、所望の
閥値電圧に対応する膜厚のゲート二酸化シリコンＳｉ０
２膜３０２を形成する。次いで通常の方法で多結晶シリ
コンを気相成長させ、選択除去してゲート電極３０３を
形成する。その上にこれも通常の化学蒸着法でシリコン
窒化膜Ｓｉ３Ｎ４３０４を成長させ、次いで、ソース領
域、ドレィン領域、ゲート領域となる部分をフオトレジ
スト膜３０５で被覆する。この時、ゲート電極３０３の
周囲に相当する部分をも露出するよう孔３０６があげら
れていることが本発明を実施するための重要な鍵である
。この段階の終了図が第３図Ｂである。この状態でシリ
コン窒化膜Ｓｉ３Ｎ４３０４を選択的に除去すると第３
図Ｃのようになる。シリコン窒化膿Ｓｉ３Ｎ４３０４の
選択エッチングには、ここではフオトレジスト３０５を
用い、プラズマエッチング法で作った。この時、多結晶
シリコンの電極の側面は露出されている。次いで第３図
Ｄに示したように飽和水蒸気中で、このシリコン窒化膿
Ｓｉ３Ｎ４３０４をマスクとし１１００００で２時間酸
化し、約１ムの二酸化シリコンＳｊ０２３０７を、ソー
ス及びドレィンの外側の領域上に形成する。この時、先
にあげておいたゲートの周囲の溝３０６に対応して、そ
こにも本来の二酸化シリコンＳｉ０２のゲート絶縁膜３
０２より厚い二酸化シリコン膜Ｓｉ０２３０８が形成さ
れる。更にまたこの時、ゲート電極としての多結晶シリ
コン３０３の側面、及びシリコン窒化膜Ｓｉ３Ｎ４３０
４の側面と上面も酸化されるが、シリコン窒化膜Ｓｊ３
Ｎ４の酸化速度は遅いので、その二酸化シリコンＳｉ０
２３０９は薄い。次いでこの二酸化シリコンＳｉ０２３
０９を除去し、更にシリコン窒化膜Ｓｉ３Ｎ４３０４を
除去して、ｎ型不純物、例えばリンを拡散させてソース
領域３１０、ドレィン領域３１１を形成し、また多結晶
シリコンのゲート電極３０３にもリンを拡散して導電率
を向上させる。その後、通常の化学蒸着法により二酸化
シリコンＳｉ０２膜３ １ ２を気相成長させて第３図
Ｅのようにする。次いでソース領域３１０とドレィン領
域３１１に金属電極３１３をとりつけて第３図Ｆのよう
に完成させる。この構造によれば、ソース領域３１０及
びドレィン領域３１ １を形成するｐｎ接合３１０′，
３１１′のゲーート側の緑端部上は絶縁膜が厚くなって
おり、ゲート電極３０３からの距離が、第２図に比較し
て遠くなっている。
従ってゲート電極３０３とソース領域３１０又はドレィ
ン領域３１１との間の電気的短絡事故が発生しなくなる
。またこの構造によれば、ソース領域を形成するｐｎ接
合３１０′、ドレィン領域を形成するｐ対妾合３１１′
のゲート側のｐｎ接合緑橋部が、いずれもゲート周囲の
厚いＳｉ０２膜３０８に、ソース領域３１０、ドレィン
領域３１１の表面より深い所で接しているので、該ゲー
ト側ｐｎ接合縁端部での不純物濃度勾配が緩く、従って
電界強度の集中も避けることが出来るため、ゲートＳｉ
０２膜３０２中へのホットキャリアの注入率を減少でき
るのでゲートとソース、ゲ−トとドレイン間の耐圧を上
げることができる。以上は、ソース及びドレィン領域上
でゲートの電極の全周囲の下の絶縁膜を厚くする例で説
明したが、必ずしも全周囲ではなく例えばドレィン側に
接するゲートの周囲の絶縁膜を厚くしただけの構造でも
よい。
ン領域３１１との間の電気的短絡事故が発生しなくなる
。またこの構造によれば、ソース領域を形成するｐｎ接
合３１０′、ドレィン領域を形成するｐ対妾合３１１′
のゲート側のｐｎ接合緑橋部が、いずれもゲート周囲の
厚いＳｉ０２膜３０８に、ソース領域３１０、ドレィン
領域３１１の表面より深い所で接しているので、該ゲー
ト側ｐｎ接合縁端部での不純物濃度勾配が緩く、従って
電界強度の集中も避けることが出来るため、ゲートＳｉ
０２膜３０２中へのホットキャリアの注入率を減少でき
るのでゲートとソース、ゲ−トとドレイン間の耐圧を上
げることができる。以上は、ソース及びドレィン領域上
でゲートの電極の全周囲の下の絶縁膜を厚くする例で説
明したが、必ずしも全周囲ではなく例えばドレィン側に
接するゲートの周囲の絶縁膜を厚くしただけの構造でも
よい。
更にまた、フラットＭＯＳの構造ではなく、通常の自己
整合型ＭＯＳであってもよいことは言う迄もない。ゲー
ト電極も、単に半導体のみに限られることなく、金属電
極の場合でも自己整合型であれば、本発明の方法が適用
できる。
整合型ＭＯＳであってもよいことは言う迄もない。ゲー
ト電極も、単に半導体のみに限られることなく、金属電
極の場合でも自己整合型であれば、本発明の方法が適用
できる。
第１図Ａ〜Ｃ並びに同図Ｃ′は従釆の技術を説明するた
めの工程順を説明するための断面図、第２図Ａ〜Ｃ並び
に同図Ｃ′は従来の自己整合型ゲート電極構造をとるト
ランジスタの製法を説明するための断面図、更に第３図
Ａ〜Ｆは本発明の実施例を順次説明するための断面図で
ある。 １０１，２０１，３０１・・・・・・ｐ型Ｓｉウヱハ、
１０２，２０２，３０７・・・・・・フィールド絶縁膜
、（厚いＳｉ０２膜）、１ ０３，２０５，３ １ ０
．・・・・・ソース領域、１０４，２０６，３１１・…
・・ドレィン領域、１０５・・・・・・ゲート部、１０
６，２０３，３０２……ゲートＳｉ０２膜、１０６′…
…ゲート酸化時に形成される高濃度層上の厚いＳｉ０２
膜、１０７，３０５……フオトレジスト膜、１０８……
Ｎゲート電極、２０４，３０３…・・・Ｓｉゲート電極
、１０３′，２０５′，３１０′・・…・ソース領域を
形成するｐｎ接合、１０４′，２０５′，３１１′……
ドレィン領域を形成するｐｎ接合、２０７，３１２・・
・・・・気相成長Ｓｉ０２膜、２０８，３１３・・・・
・・ＡＩ電極、３０４・・・・・・気相成長Ｓｉ３Ｎ４
膜、３０６・・・・・・ゲートの周囲に対応する溝、３
０８・・・・・・ゲートの周囲の厚いＳｉ０２膜、３０
９……Ｓｉが４膜３０４の酸化膜。 オー函 了２函 才３図
めの工程順を説明するための断面図、第２図Ａ〜Ｃ並び
に同図Ｃ′は従来の自己整合型ゲート電極構造をとるト
ランジスタの製法を説明するための断面図、更に第３図
Ａ〜Ｆは本発明の実施例を順次説明するための断面図で
ある。 １０１，２０１，３０１・・・・・・ｐ型Ｓｉウヱハ、
１０２，２０２，３０７・・・・・・フィールド絶縁膜
、（厚いＳｉ０２膜）、１ ０３，２０５，３ １ ０
．・・・・・ソース領域、１０４，２０６，３１１・…
・・ドレィン領域、１０５・・・・・・ゲート部、１０
６，２０３，３０２……ゲートＳｉ０２膜、１０６′…
…ゲート酸化時に形成される高濃度層上の厚いＳｉ０２
膜、１０７，３０５……フオトレジスト膜、１０８……
Ｎゲート電極、２０４，３０３…・・・Ｓｉゲート電極
、１０３′，２０５′，３１０′・・…・ソース領域を
形成するｐｎ接合、１０４′，２０５′，３１１′……
ドレィン領域を形成するｐｎ接合、２０７，３１２・・
・・・・気相成長Ｓｉ０２膜、２０８，３１３・・・・
・・ＡＩ電極、３０４・・・・・・気相成長Ｓｉ３Ｎ４
膜、３０６・・・・・・ゲートの周囲に対応する溝、３
０８・・・・・・ゲートの周囲の厚いＳｉ０２膜、３０
９……Ｓｉが４膜３０４の酸化膜。 オー函 了２函 才３図
Claims (1)
- １ 一導電型の半導体基板上のうすいゲート絶縁膜上に
設けられたゲート電極となる多結晶シリコンパターン上
に第１のシリコン窒化膜パターンを形成し、かつ該第１
のシリコン窒化膜パターンより所定の距離だけ離間せる
第２および第３のシリコン窒化膜パターンを半導体基板
上に形成する工程と、これらシリコン窒化膜パターンを
マスクとして熱処理を行うことにより、該第１および第
２のシリコン窒化膜パターン間および該第１および第３
のシリコン窒化膜パターン間の半導体基板の部分に該半
導体基板に埋設しかつ前記ゲート絶縁膜よりも厚い絶縁
膜を形成する工程と、しかる後に該第２、第３のシリコ
ン窒化膜パターンを除去しこれらの部分より半導体基板
に逆導電型の不純物を導入して該厚い絶縁膜の底部にｐ
ｎ接合がそれぞれ終端せるソースおよびドレイン領域を
形成する工程とを有することを特徴とする絶縁物ゲート
電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50025839A JPS6038874B2 (ja) | 1975-03-03 | 1975-03-03 | 絶縁物ゲ−ト電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50025839A JPS6038874B2 (ja) | 1975-03-03 | 1975-03-03 | 絶縁物ゲ−ト電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS51100681A JPS51100681A (ja) | 1976-09-06 |
| JPS6038874B2 true JPS6038874B2 (ja) | 1985-09-03 |
Family
ID=12177012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50025839A Expired JPS6038874B2 (ja) | 1975-03-03 | 1975-03-03 | 絶縁物ゲ−ト電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6038874B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53142188A (en) * | 1977-05-17 | 1978-12-11 | Matsushita Electric Ind Co Ltd | Semiconductor device and its manufacture |
| JPS5423480A (en) * | 1977-07-25 | 1979-02-22 | Agency Of Ind Science & Technol | Manufacture for mis type semiconductor element |
-
1975
- 1975-03-03 JP JP50025839A patent/JPS6038874B2/ja not_active Expired
Non-Patent Citations (1)
| Title |
|---|
| IBM TECHNICAL DISCLOSURE BULLETIN=1972 * |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS51100681A (ja) | 1976-09-06 |
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