JPS62281196A - 半導体メモリ駆動方式 - Google Patents
半導体メモリ駆動方式Info
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- JPS62281196A JPS62281196A JP61124469A JP12446986A JPS62281196A JP S62281196 A JPS62281196 A JP S62281196A JP 61124469 A JP61124469 A JP 61124469A JP 12446986 A JP12446986 A JP 12446986A JP S62281196 A JPS62281196 A JP S62281196A
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- capacitance
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- sense amplifier
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 238000000034 method Methods 0.000 claims abstract description 15
- 230000001052 transient effect Effects 0.000 abstract description 17
- 230000003071 parasitic effect Effects 0.000 abstract description 8
- 239000003990 capacitor Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 239000000758 substrate Substances 0.000 description 9
- 238000007599 discharging Methods 0.000 description 7
- 230000003321 amplification Effects 0.000 description 5
- 230000006698 induction Effects 0.000 description 5
- 238000003199 nucleic acid amplification method Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- FLDALJIYKQCYHH-UHFFFAOYSA-N plutonium(IV) oxide Inorganic materials [O-2].[O-2].[Pu+4] FLDALJIYKQCYHH-UHFFFAOYSA-N 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
3、発明の詳細な説明
〔産業上の利用分野〕
本発明は、半導体メモリ駆動方式に関し、特に1個のト
ランジスタと1個のキャパシタからなるメモリセルに対
し、過渡電流の低減化を計ることができるダイナミック
形ランダムアクセスメモリ(以下、DRAMと記す)の
駆動方式に関するものである。
ランジスタと1個のキャパシタからなるメモリセルに対
し、過渡電流の低減化を計ることができるダイナミック
形ランダムアクセスメモリ(以下、DRAMと記す)の
駆動方式に関するものである。
DRAMは、複数個のメモリセルが接続された複数本の
データ線と、所定のメモリセルを選択するためのワード
線および列選択線と、データ線に読出された信号を増幅
するセンスアンプ等がら構成される。このような構成の
DRAMでは、複数本のデータ線が一度に充放電される
ため、チップ内の雑音が増大する。従って、この充放電
時の過S電流(ピーク値)を低減することは、チップ内
の雑音を小さく抑えて、高S/Nチップを設計するため
にも、またユーザがメモリカード上にチップ伝収容した
メモリパッケージを多数実装する際の実装設計を容易に
するためにも、極めて重要である。特に最近はメモリの
大容量化が進んでおり、よく知られたリフレッシュサイ
クルとの関係から、一度に充放電するデータ線の数が増
加するので、上述の過渡電流を低減することは、ますま
す重要な事項となってきている。この過渡電流を、図面
によりさらに詳しく説明する。
データ線と、所定のメモリセルを選択するためのワード
線および列選択線と、データ線に読出された信号を増幅
するセンスアンプ等がら構成される。このような構成の
DRAMでは、複数本のデータ線が一度に充放電される
ため、チップ内の雑音が増大する。従って、この充放電
時の過S電流(ピーク値)を低減することは、チップ内
の雑音を小さく抑えて、高S/Nチップを設計するため
にも、またユーザがメモリカード上にチップ伝収容した
メモリパッケージを多数実装する際の実装設計を容易に
するためにも、極めて重要である。特に最近はメモリの
大容量化が進んでおり、よく知られたリフレッシュサイ
クルとの関係から、一度に充放電するデータ線の数が増
加するので、上述の過渡電流を低減することは、ますま
す重要な事項となってきている。この過渡電流を、図面
によりさらに詳しく説明する。
第2図は、従来のCMO3を用いたDRAMの構成側図
であり、第3図は第2図における動作タイムチャートで
ある。第2図において、MCはメモリセル、DMCはダ
ミーセル、XDEC,YDECはX方向デコーダ、Y方
向デコーダ、SAはセンスアンプ、ARはアクティブリ
ストア回路。
であり、第3図は第2図における動作タイムチャートで
ある。第2図において、MCはメモリセル、DMCはダ
ミーセル、XDEC,YDECはX方向デコーダ、Y方
向デコーダ、SAはセンスアンプ、ARはアクティブリ
ストア回路。
MCAはメモリセルアレー、RWCは読出し/書込み制
御回路、SARはセンスアンプおよびアクティブリス)
・ア回路である。
御回路、SARはセンスアンプおよびアクティブリス)
・ア回路である。
第2図においては、メモリセルMCとして、Nチャネル
MO3(NMO3)で構成された周知の折り返し形(F
olded Daヒa L 1ne)セルMCを用い
、またデータ線DO”Dllに読出された微小信号電圧
を増幅するセンスアンプSAとして、通常のNM OS
のフリップフロップを用いている。さらに、センスアン
プSAで増幅した後に、高レベル側の電圧を十分な高電
圧に持ち上げるためのいわゆるアクティブリストア(A
cしive Re5jore、AR)回路としては、
PチャンネルMO3(PMOS)が用いられている。こ
のメモリアレーMCAの動作を、第3図により詳述する
。
MO3(NMO3)で構成された周知の折り返し形(F
olded Daヒa L 1ne)セルMCを用い
、またデータ線DO”Dllに読出された微小信号電圧
を増幅するセンスアンプSAとして、通常のNM OS
のフリップフロップを用いている。さらに、センスアン
プSAで増幅した後に、高レベル側の電圧を十分な高電
圧に持ち上げるためのいわゆるアクティブリストア(A
cしive Re5jore、AR)回路としては、
PチャンネルMO3(PMOS)が用いられている。こ
のメモリアレーMCAの動作を、第3図により詳述する
。
外部クロックRA S (Ro w Address
Sヒrobe) (図示省略)がチップに入力する
と、それに対応したアドレス(複数信号のax)により
選択されたメモリアレーMCA内のワード線WO並びに
対応するダミーワード線DWに、電源電圧VCC(通常
5V)以上のパルス電圧(例えば7V)が印加される。
Sヒrobe) (図示省略)がチップに入力する
と、それに対応したアドレス(複数信号のax)により
選択されたメモリアレーMCA内のワード線WO並びに
対応するダミーワード線DWに、電源電圧VCC(通常
5V)以上のパルス電圧(例えば7V)が印加される。
その時には、既に全データ線は、プリチャージ信号φP
によりVcc/2(2,5V)にプリチャージが完了し
ているので、全データ線は2.5vのフローティング(
floajin区)状態となっている。上述のようにワ
ード線Wo、ダミーワードiDWにパルスが印加される
と、ワード線WOに接続される全メモリセルMCから対
応する全データ対線に、それぞれのMC内のキャパシタ
C3に蓄積されていた情報電圧に応じて、読出し信号電
圧が出力される。同時に、対線の他側には、ダミーセル
DMCから参照電圧が出力され、この参照電圧を基準に
して各センスアンプSAは各データツ、1線の信号電圧
を差動増幅する。このセンスアンプの起動は、端子φS
をオンすることにより行われる。次に、外部クロックC
AS (ColuIIInAddress S jr
obe) (図示省略)によってストローブされた複数
のY系のアドレス信号ayにより、列別択線φ”10〜
φynのうちの1つ(ここでは、φyo)が選択され、
それにより選択されたデータ線の信号電圧のみが■/○
対線に出力される。
によりVcc/2(2,5V)にプリチャージが完了し
ているので、全データ線は2.5vのフローティング(
floajin区)状態となっている。上述のようにワ
ード線Wo、ダミーワードiDWにパルスが印加される
と、ワード線WOに接続される全メモリセルMCから対
応する全データ対線に、それぞれのMC内のキャパシタ
C3に蓄積されていた情報電圧に応じて、読出し信号電
圧が出力される。同時に、対線の他側には、ダミーセル
DMCから参照電圧が出力され、この参照電圧を基準に
して各センスアンプSAは各データツ、1線の信号電圧
を差動増幅する。このセンスアンプの起動は、端子φS
をオンすることにより行われる。次に、外部クロックC
AS (ColuIIInAddress S jr
obe) (図示省略)によってストローブされた複数
のY系のアドレス信号ayにより、列別択線φ”10〜
φynのうちの1つ(ここでは、φyo)が選択され、
それにより選択されたデータ線の信号電圧のみが■/○
対線に出力される。
そして、読出し/書込み制御回路R,WCよりデータ出
力I)ou”rとして出力される。
力I)ou”rとして出力される。
なお、第2図では、ダミーセルDMCは、1個のトラン
ジスタのみで構成されているが、場合によっては周知の
ように、1個のトランジスタと1個のキャパシタで構成
されてもよい。啓込み動作の場合にも、前述と同じよう
に、書込み制御信号WEとデータ入力D i nを用い
て、前述と逆の経路を介して行われる。ここで、各デー
タ線DO〜Dnに接続されているアクティブリストアA
Rは。
ジスタのみで構成されているが、場合によっては周知の
ように、1個のトランジスタと1個のキャパシタで構成
されてもよい。啓込み動作の場合にも、前述と同じよう
に、書込み制御信号WEとデータ入力D i nを用い
て、前述と逆の経路を介して行われる。ここで、各デー
タ線DO〜Dnに接続されているアクティブリストアA
Rは。
メモリセルMC内のキャパシタcsへの再書込み電圧が
5vになるように、昇圧する回路である。
5vになるように、昇圧する回路である。
φSとφAとを同時にオンすることにより、センスアン
プSAとアクティブリストアARを同時に動作させるこ
とも可能であるが、SAとARを貫通する電流が増大す
るので、通常はセンスアンプS Aにより多少増幅した
後にアクティブリストアARをオンして、上述の貫通電
流の増大を抑止している。なお、このようなりRAMに
ついては、例えば、特願昭58−105710号明細書
、および特願昭58−153308号明細書に詳述され
ている。
プSAとアクティブリストアARを同時に動作させるこ
とも可能であるが、SAとARを貫通する電流が増大す
るので、通常はセンスアンプS Aにより多少増幅した
後にアクティブリストアARをオンして、上述の貫通電
流の増大を抑止している。なお、このようなりRAMに
ついては、例えば、特願昭58−105710号明細書
、および特願昭58−153308号明細書に詳述され
ている。
前述のように、従来の技術においては、センスアンプS
AとアクティブリストアARをオンする場合に、各々過
大な過渡電流iAが禿れ、しかもアクティブリストアA
Rをオンするとき、それらの電流iAにSAとARを貫
通して流れる電流(第3図の電流iA中の破線で示す値
)が重なる。
AとアクティブリストアARをオンする場合に、各々過
大な過渡電流iAが禿れ、しかもアクティブリストアA
Rをオンするとき、それらの電流iAにSAとARを貫
通して流れる電流(第3図の電流iA中の破線で示す値
)が重なる。
このように過大な過渡電流(ピーク値)は、チップ内に
雑音電圧を誘起するので、高S/N設計を困難にしてい
る。また、このような過大電流に見合って、電源配線の
抵抗を低くするために、広いアルミニウム配gを使用せ
ざるを得なくなり、チップ面積を増大させる結果を招く
。
雑音電圧を誘起するので、高S/N設計を困難にしてい
る。また、このような過大電流に見合って、電源配線の
抵抗を低くするために、広いアルミニウム配gを使用せ
ざるを得なくなり、チップ面積を増大させる結果を招く
。
本発明の目的は、このような従来の問題を改善し、セン
スアンプとアクティブリストアの駆動時に流れる過大な
@流を低減し、チップ内の雑音電圧を少なくして、高S
/N設計を容易にするとともに、チップ面積を減少させ
ることが可能な半導体メモリ駆動方式を提供することに
ある。
スアンプとアクティブリストアの駆動時に流れる過大な
@流を低減し、チップ内の雑音電圧を少なくして、高S
/N設計を容易にするとともに、チップ面積を減少させ
ることが可能な半導体メモリ駆動方式を提供することに
ある。
上記目的を達成するため、本発明の半導体メモリ駆動方
式は、第1と第2の端子間の信号電圧を差動増幅するた
めに5該第1.第2の端子と電源線間に設けられた第1
の差動増幅器、および該第1、第2の端子と接地線間に
設けられた第2の差動増幅器を備えた半導体メモ1月5
おいて、上記第1、第2の端子と電源線間の容量、およ
び上記第1、第2の端子と接地線間の容量の大小により
。
式は、第1と第2の端子間の信号電圧を差動増幅するた
めに5該第1.第2の端子と電源線間に設けられた第1
の差動増幅器、および該第1、第2の端子と接地線間に
設けられた第2の差動増幅器を備えた半導体メモ1月5
おいて、上記第1、第2の端子と電源線間の容量、およ
び上記第1、第2の端子と接地線間の容量の大小により
。
上記第1と第2の差動増幅器を駆動する際に1両者間に
時間差を持たせることに特徴がある。
時間差を持たせることに特徴がある。
本発明においては、過渡電流のピーク値の低減を、デー
タ線容量の構成内容に応じてセンスアンプSAとアクテ
ィブリストアARの駆動タイミンクを変えて、放電、充
電および貫通の3つの?l!流のピークの発生する時間
を変えることにより実現する。すなわち、過渡電流を分
析すると、データ線容量の放電、充電における電流と、
SA、ARを貫通して流れる貫通電流の3つに分けられ
る。
タ線容量の構成内容に応じてセンスアンプSAとアクテ
ィブリストアARの駆動タイミンクを変えて、放電、充
電および貫通の3つの?l!流のピークの発生する時間
を変えることにより実現する。すなわち、過渡電流を分
析すると、データ線容量の放電、充電における電流と、
SA、ARを貫通して流れる貫通電流の3つに分けられ
る。
これらの電流のうち、放電と充電の電流の大きさは、デ
ータ線容量の構成内容、つまり対電源線容量、対接地線
容量の大きさにより決定される。また、放電時の電流の
ピークはセンスアンプSAの駆動時に発生し、充電時の
電流のピークはアクティブリストアARの駆動時に発生
する。一方、貫通電流は、センスアンプSAとアクティ
ブリストアARが共に駆動状態になったときに発生する
。
ータ線容量の構成内容、つまり対電源線容量、対接地線
容量の大きさにより決定される。また、放電時の電流の
ピークはセンスアンプSAの駆動時に発生し、充電時の
電流のピークはアクティブリストアARの駆動時に発生
する。一方、貫通電流は、センスアンプSAとアクティ
ブリストアARが共に駆動状態になったときに発生する
。
従って、これらの電流のタイミングを変えることにより
、ピーク値を低減させる。
、ピーク値を低減させる。
放電時の電流のピークが充電時のピークより大きい場合
には、先ずセンスアンプSAを駆動して放電電流を流し
、後からアクティブリストアARを駆動して、充電電流
と貫通電流とを同時に流す。
には、先ずセンスアンプSAを駆動して放電電流を流し
、後からアクティブリストアARを駆動して、充電電流
と貫通電流とを同時に流す。
充電時の電流のピークが放電時のピークより大きい場合
には、先ずアクティブリストアARを駆動して充電電流
を流し、後からセンスアンプSAを駆動して放電電流を
同時に流す。これにより、上述の過ff電流が平均化さ
れ、ピーク値を低減できる。従って、チップ内の雑音型
゛圧の誘起による高S/N設計の困難さを解消すること
ができ、また、過11電流の低減に見合って、配線幅も
細くできるので、チップ面積を減少させることができる
。
には、先ずアクティブリストアARを駆動して充電電流
を流し、後からセンスアンプSAを駆動して放電電流を
同時に流す。これにより、上述の過ff電流が平均化さ
れ、ピーク値を低減できる。従って、チップ内の雑音型
゛圧の誘起による高S/N設計の困難さを解消すること
ができ、また、過11電流の低減に見合って、配線幅も
細くできるので、チップ面積を減少させることができる
。
以下、本発明の実施例を、図面により詳細に説明する。
第4図と第5図は、本発明の動作原理を示すもので、デ
ータ線波形の図である。
ータ線波形の図である。
センスアンプSAはNチャネルMO3−FET(以下、
NMO3)で構成され、アクティブリストアARIよP
チャネルMO8−FET (以下、PMO8)で構成さ
れる。そして、センスアンプSAで接地レベル(0■)
に向って放電する方向に増幅し、アクティブリストアA
Rにより電源レベル(Vcc)に充電する。しかし、第
2図におけるセンスアンプSAとアクティブリストアA
Rは、回路形式が全く同一であるため、電圧の陽性を考
慮すると、NMO3とP M OSはいずれも増幅動作
を行っていると考えられる6 次に、その理由を述へる。第4図のデータ線波形で示す
ように、NMO3で構成されたSAがオンすることによ
り、メモリセル信号が読出されてデータ対線上の微小信
号電圧差が差動増幅される。
NMO3)で構成され、アクティブリストアARIよP
チャネルMO8−FET (以下、PMO8)で構成さ
れる。そして、センスアンプSAで接地レベル(0■)
に向って放電する方向に増幅し、アクティブリストアA
Rにより電源レベル(Vcc)に充電する。しかし、第
2図におけるセンスアンプSAとアクティブリストアA
Rは、回路形式が全く同一であるため、電圧の陽性を考
慮すると、NMO3とP M OSはいずれも増幅動作
を行っていると考えられる6 次に、その理由を述へる。第4図のデータ線波形で示す
ように、NMO3で構成されたSAがオンすることによ
り、メモリセル信号が読出されてデータ対線上の微小信
号電圧差が差動増幅される。
つまり、対線の低レベル側だけが接地レベル(OV)に
向って放電される形で、増幅されることになる。この場
合、周知のように、対線め高レベル側のデータ線電圧は
、プリチャージ電圧であるVc c / 2にほぼ維持
されたままである。一方、メモリセルMCに蓄積された
信号が読出され、データ対線上に微小信号電圧が出力さ
れた状態において、PuO2で構成されたアクティブリ
ストアARをオンする場合を考えてみる。この場合には
、第5図のデータ線波形で示すように、データ対線の低
レベル側はほぼV c c / 2の電圧を維持したま
まで、高レベル側はVCCに向って充電される形で増幅
される。このように、従来に比べて、増幅動作の定義に
柔軟性を持たせることにより、アクティブリストアAR
で十分に増幅した後にセンスアンプSAをオンし、低レ
ベル側の電圧を接地レベル(OV)に放電し動作させる
ことができる。
向って放電される形で、増幅されることになる。この場
合、周知のように、対線め高レベル側のデータ線電圧は
、プリチャージ電圧であるVc c / 2にほぼ維持
されたままである。一方、メモリセルMCに蓄積された
信号が読出され、データ対線上に微小信号電圧が出力さ
れた状態において、PuO2で構成されたアクティブリ
ストアARをオンする場合を考えてみる。この場合には
、第5図のデータ線波形で示すように、データ対線の低
レベル側はほぼV c c / 2の電圧を維持したま
まで、高レベル側はVCCに向って充電される形で増幅
される。このように、従来に比べて、増幅動作の定義に
柔軟性を持たせることにより、アクティブリストアAR
で十分に増幅した後にセンスアンプSAをオンし、低レ
ベル側の電圧を接地レベル(OV)に放電し動作させる
ことができる。
第1図は、本発明の第1の実施例を示すメモリアレー増
幅部の構成図、および回路の駆動方法を示す図である。
幅部の構成図、および回路の駆動方法を示す図である。
第1図(a)は、第2図に示すアレーの増幅部(SAの
QS+ ARのQA)と同じものを示しており、C1,
C2は第2図に示すデータ線の寄生容量CDを、その接
続されるノード別に分けて示したものである。QAl
+ QA2はARを構成し、QSl + QS2はSA
を構成しており、スイッチSWI、SW2はQ A r
Q Sにそれぞれ対応している。また、C1はデータ
線と電源線間の寄生容量、C2はデータ線と接地線間の
寄生容量を、それぞれ示している。
QS+ ARのQA)と同じものを示しており、C1,
C2は第2図に示すデータ線の寄生容量CDを、その接
続されるノード別に分けて示したものである。QAl
+ QA2はARを構成し、QSl + QS2はSA
を構成しており、スイッチSWI、SW2はQ A r
Q Sにそれぞれ対応している。また、C1はデータ
線と電源線間の寄生容量、C2はデータ線と接地線間の
寄生容量を、それぞれ示している。
第1図(b)では、CL>02の場合における(a)の
回路の駆動方法を示している。C,>C2の場合には、
先ず、スイッチSW2をオンしてセンスアンプSAを駆
動した後に、スイッチSWIをオンしてアクティブリス
トアARを駆動する。
回路の駆動方法を示している。C,>C2の場合には、
先ず、スイッチSW2をオンしてセンスアンプSAを駆
動した後に、スイッチSWIをオンしてアクティブリス
トアARを駆動する。
一方、C1くC2の場合には、先ずスイッチsw1をオ
ンしてARを駆動した後、次にスイッチSW2をオンし
てSAを駆動する。これによって、過渡電流のピークを
低減できる。なお、(b)のスイッチ、ノード電圧、電
流の状態の左側が本発明の方法であり、右側が逆の操作
を行った場合の現象を示している。(b)に示すように
2本発明の方法で操作した場合には、電流iが2つに分
けられて平均化されるが、逆の操作を行った場合には、
電流iが重畳されてピーク値が高くなる。
ンしてARを駆動した後、次にスイッチSW2をオンし
てSAを駆動する。これによって、過渡電流のピークを
低減できる。なお、(b)のスイッチ、ノード電圧、電
流の状態の左側が本発明の方法であり、右側が逆の操作
を行った場合の現象を示している。(b)に示すように
2本発明の方法で操作した場合には、電流iが2つに分
けられて平均化されるが、逆の操作を行った場合には、
電流iが重畳されてピーク値が高くなる。
先ず、(a)において、ノードNlの電圧がノードN2
の電圧より高い場合を考えると、スイッチSW1がオン
することによって低電位ノードに接続されたゲートを持
つQAlが導通状態となり。
の電圧より高い場合を考えると、スイッチSW1がオン
することによって低電位ノードに接続されたゲートを持
つQAlが導通状態となり。
ノードN1に接続されたCL+C2は電源電圧VCCに
充電される。このとき、QA2はカットオフ状態となる
ため、ノードN2に接続されたC I + C2は殆ん
ど充電されない。スイッチSW2をオンすると、高電位
ノードに接続されたゲートを持つQS2が導通状態とな
り、ノードN2に接続されたC1 r C2は接地電圧
VSSに放電される。このとき、Qslはカットオフ状
態となるため、ノードN1に接続されたC1は殆んど放
電されない。なお、スイッチSWI、SW2が共にオン
状態になったときには、QAIIQS□あるいはQA2
1QS2に周知の貫通電流が流れる。
充電される。このとき、QA2はカットオフ状態となる
ため、ノードN2に接続されたC I + C2は殆ん
ど充電されない。スイッチSW2をオンすると、高電位
ノードに接続されたゲートを持つQS2が導通状態とな
り、ノードN2に接続されたC1 r C2は接地電圧
VSSに放電される。このとき、Qslはカットオフ状
態となるため、ノードN1に接続されたC1は殆んど放
電されない。なお、スイッチSWI、SW2が共にオン
状態になったときには、QAIIQS□あるいはQA2
1QS2に周知の貫通電流が流れる。
第1図(b)の方法を、第6図を用いて説明する。
第6図(a)は電流の経路を示す図、第6図(b)はセ
ンスアンプSAを先に駆動した場合と、アクティブリス
トアARを先に駆動した場合における各信号波形のタイ
ムチャートである。
ンスアンプSAを先に駆動した場合と、アクティブリス
トアARを先に駆動した場合における各信号波形のタイ
ムチャートである。
第6図(a)において、破線はCMOSセンスアンプを
駆動した時に流れる電流の経路を示している。先ず、セ
ンスアンプSAを先に駆動した場合(つまり、NMO3
を先に駆動)における電流について、述べる。信号φS
がLOWがらHighになり、トランジスタQSI Q
S2がオンした場合(N1の電位〉N2の電位であるた
め、QS2がオン、QSlはオフとなる)、N2はプリ
チャージレベルからVSSのレベルに変化する。このと
き、N2に接続されたキャパシタC2はトランジスタQ
s+ Q s 2により短絡され、短U電流12が流
れる。さらに、N2のキャパシタc1に印加されている
電圧が変化するため、変位電流ilが流れる。その後、
φAがHighからLowになり、トランジスタQAI
QAlがオンすると(Nlの電位> N 2の電位で
あるため、Q A 1がオン、QA2がオフとなる)、
NlはプリチャージレベルからVCCレベルに変化する
。このとき、N1に接続されたキャパシタC1はトラン
ジスタQ A +Q A tにより短終され、短絡電流
i4が流れる。
駆動した時に流れる電流の経路を示している。先ず、セ
ンスアンプSAを先に駆動した場合(つまり、NMO3
を先に駆動)における電流について、述べる。信号φS
がLOWがらHighになり、トランジスタQSI Q
S2がオンした場合(N1の電位〉N2の電位であるた
め、QS2がオン、QSlはオフとなる)、N2はプリ
チャージレベルからVSSのレベルに変化する。このと
き、N2に接続されたキャパシタC2はトランジスタQ
s+ Q s 2により短絡され、短U電流12が流
れる。さらに、N2のキャパシタc1に印加されている
電圧が変化するため、変位電流ilが流れる。その後、
φAがHighからLowになり、トランジスタQAI
QAlがオンすると(Nlの電位> N 2の電位で
あるため、Q A 1がオン、QA2がオフとなる)、
NlはプリチャージレベルからVCCレベルに変化する
。このとき、N1に接続されたキャパシタC1はトラン
ジスタQ A +Q A tにより短終され、短絡電流
i4が流れる。
さらに、N1のキャパシタC2に充1!電流i3が流れ
る。また、このとき、トランジスタQ S TQS2
+ QAI QA2が同時にオンとなる状態が生じるた
め、貫通電流i6が流れる。従って、同図(b)の[N
MO3先]に示すように、電源電流iは、先ず11が流
れ、次に13と16の和の電流が流れる。一方、[NM
O3後〕では、先ずi3が流れ、次に11と16の和の
電流が流れることになる。このように、センスアンプS
A(NMOS)とアクティブリストアAR(PMOS)
の駆動タイミングを変えることにより、lL+ ’3
+ 45の流れる時間を変えることができるため、そ
れらの和となる電源電流のピーク値は、’l+’3+!
6を組み合せることにより低減することができる。
る。また、このとき、トランジスタQ S TQS2
+ QAI QA2が同時にオンとなる状態が生じるた
め、貫通電流i6が流れる。従って、同図(b)の[N
MO3先]に示すように、電源電流iは、先ず11が流
れ、次に13と16の和の電流が流れる。一方、[NM
O3後〕では、先ずi3が流れ、次に11と16の和の
電流が流れることになる。このように、センスアンプS
A(NMOS)とアクティブリストアAR(PMOS)
の駆動タイミングを変えることにより、lL+ ’3
+ 45の流れる時間を変えることができるため、そ
れらの和となる電源電流のピーク値は、’l+’3+!
6を組み合せることにより低減することができる。
ここで、11と13の大きさは、C1とC2の大きさに
比例することから、第ε図(a)の例ではCs < <
C2であるため、電流値は’ t << 13となる
。従って、この場合、アクティブリストアARを先に駆
動させ、その後にセンスアンプSAを駆動する方法(N
M OS後)が、過渡電流のピーク値の低減に効果が
ある。次に、 Cs >>C2の場合を考えると、i□
〉〉i3となるため、前述の場合とは逆にセンスアンプ
SAを先に駆動させ、その後にアクティブリス1へアA
Rを駆動する方法(NMOS先)が、過渡電流のピーク
値の低減に効果的となる。
比例することから、第ε図(a)の例ではCs < <
C2であるため、電流値は’ t << 13となる
。従って、この場合、アクティブリストアARを先に駆
動させ、その後にセンスアンプSAを駆動する方法(N
M OS後)が、過渡電流のピーク値の低減に効果が
ある。次に、 Cs >>C2の場合を考えると、i□
〉〉i3となるため、前述の場合とは逆にセンスアンプ
SAを先に駆動させ、その後にアクティブリス1へアA
Rを駆動する方法(NMOS先)が、過渡電流のピーク
値の低減に効果的となる。
以上の説明で明らかなように、第6図(1))はC1<
<C2の場合であって、このときには〔NMO3後〕に
示すように、アクティブリストアARを先に駆動させ、
その後にセンスアンプSAを駆動させると、ピーク電流
を低減できる。これに対して、第1図(b)は、C1〉
C2の場合であるため5逆にセンスアンプSAを先に駆
動し、アクティブリストアARを後に駆動すると、ピー
ク電流を低減できる。つまり、データ線の電源電位に対
するキャパシタと、接地電位に対するキャパシタとの容
量の大きさにより、いずれを先に駆動するかを決定すれ
ばよい。これにより、チップ内の雑音電圧の誘起による
高S/N設計の困難さを解消できるとともに、過渡電流
に見合って配線幅を細くできるので、チップ面積を減少
させることができる。なお、どちらをどの程度光に駆動
させるかは、対象となるDRAMの構成によってそれぞ
れ異なってくるため、その都度、キャパシタ容量と時定
数を計算して駆動時刻を決定する。
<C2の場合であって、このときには〔NMO3後〕に
示すように、アクティブリストアARを先に駆動させ、
その後にセンスアンプSAを駆動させると、ピーク電流
を低減できる。これに対して、第1図(b)は、C1〉
C2の場合であるため5逆にセンスアンプSAを先に駆
動し、アクティブリストアARを後に駆動すると、ピー
ク電流を低減できる。つまり、データ線の電源電位に対
するキャパシタと、接地電位に対するキャパシタとの容
量の大きさにより、いずれを先に駆動するかを決定すれ
ばよい。これにより、チップ内の雑音電圧の誘起による
高S/N設計の困難さを解消できるとともに、過渡電流
に見合って配線幅を細くできるので、チップ面積を減少
させることができる。なお、どちらをどの程度光に駆動
させるかは、対象となるDRAMの構成によってそれぞ
れ異なってくるため、その都度、キャパシタ容量と時定
数を計算して駆動時刻を決定する。
次に、実際のDRA〜1に対して、本発明を適用する場
合を説明する。DRAMにおいて、上記のC1はデータ
線と電源線との間の寄生容量であり、C2はデータ線と
接地線間の寄生容量である9これらの容量の大小関係は
、メモリセルの設計方式によって決定される。すなわち
、第7図に示すように、データ線容量はワード線・デー
タ線間容量CW D +データ線・プレート(メモリセ
ルを構成する電極)間容量CD P rワード線・プレ
ート間容量CW P rデータ線・基板間容量CDSの
各寄生容量から成る。ここで、プレートは、プレート電
圧発生回路VPLに、ワード線の殆んどは非選択状態で
あるため、ラッチ回路V W Lに、基板は基板電圧発
生回路VSUBにそれぞれ接続されている。従って、C
1とC2の大きさ“は、これらの各回路方式によって決
定される。
合を説明する。DRAMにおいて、上記のC1はデータ
線と電源線との間の寄生容量であり、C2はデータ線と
接地線間の寄生容量である9これらの容量の大小関係は
、メモリセルの設計方式によって決定される。すなわち
、第7図に示すように、データ線容量はワード線・デー
タ線間容量CW D +データ線・プレート(メモリセ
ルを構成する電極)間容量CD P rワード線・プレ
ート間容量CW P rデータ線・基板間容量CDSの
各寄生容量から成る。ここで、プレートは、プレート電
圧発生回路VPLに、ワード線の殆んどは非選択状態で
あるため、ラッチ回路V W Lに、基板は基板電圧発
生回路VSUBにそれぞれ接続されている。従って、C
1とC2の大きさ“は、これらの各回路方式によって決
定される。
第8図は、本発明の第2の実施例を示すDRAMの等価
回路図と信号タイムチャートである。ここでは、メモリ
セルMCのスイッチングMO3をNMOSで構成したD
RAIIJが示されている。この場合、基板は、基板電
圧発生回路vsusを通。
回路図と信号タイムチャートである。ここでは、メモリ
セルMCのスイッチングMO3をNMOSで構成したD
RAIIJが示されている。この場合、基板は、基板電
圧発生回路vsusを通。
して接地MVSSに接続される。ワード線Wは、ラッチ
回路VWLで接地線VSSに接続される。
回路VWLで接地線VSSに接続される。
プレートは、プレート電圧発生回路vPLを通してVC
CまたはVSS線に接続されるが、このときの等測的な
抵抗RPLは抵抗RWLに比べて非常に大きく設計され
る。従ってプレートがVSSに接続されても、VCCに
接続されても、Cよく< C2となる。なお、第8図(
a)では、VSSに接続されている例を示す。
CまたはVSS線に接続されるが、このときの等測的な
抵抗RPLは抵抗RWLに比べて非常に大きく設計され
る。従ってプレートがVSSに接続されても、VCCに
接続されても、Cよく< C2となる。なお、第8図(
a)では、VSSに接続されている例を示す。
従って、この場合には、第8図(b)に示すように、先
にφAによりアクティブリストアARを駆動し、後にφ
SによりセンスアンプSAを駆動することにより、ピー
ク電流を低減できる。その結果、チップ内の雑音電圧の
誘起による高S/N設計の困難さを解消でき、また過渡
電流の低減に見合って配線幅を細くできるため、チップ
面積を減少させることができる。
にφAによりアクティブリストアARを駆動し、後にφ
SによりセンスアンプSAを駆動することにより、ピー
ク電流を低減できる。その結果、チップ内の雑音電圧の
誘起による高S/N設計の困難さを解消でき、また過渡
電流の低減に見合って配線幅を細くできるため、チップ
面積を減少させることができる。
第9図は、本発明の第3の実施例を示すDRAMの等価
回路図と信号タイムチャートである。ここでは、メモリ
セルのスイッチングMO3をPMO8で構成したDRA
Mが示されている。この場合、基板は5第2の実施例と
は逆に電源線VCCに接続される。非選択ワード線Wは
、ランチ回路VWLで1trA線VCCに接続される。
回路図と信号タイムチャートである。ここでは、メモリ
セルのスイッチングMO3をPMO8で構成したDRA
Mが示されている。この場合、基板は5第2の実施例と
は逆に電源線VCCに接続される。非選択ワード線Wは
、ランチ回路VWLで1trA線VCCに接続される。
このときの抵抗RwLは、第2の実施例と同じく、小さ
いと考えられる。従って、プレートがVCCに接続され
ても、VSSに接続されても、CL>>C2となるため
、第9図(b)に示すように、第2の実施例とは逆に、
先にφSによりセンスアンプSAを駆動し、後にφAに
よりアクティブリストアARを駆動することによって、
ピーク電流を低減する ・ことができる、従って、チッ
プ内の雑音電圧の誘起による高S/N設計の困難さを解
消でき、また過渡電流の低減に見合って、配線幅を細く
できるため、チップ面積は減少する。
いと考えられる。従って、プレートがVCCに接続され
ても、VSSに接続されても、CL>>C2となるため
、第9図(b)に示すように、第2の実施例とは逆に、
先にφSによりセンスアンプSAを駆動し、後にφAに
よりアクティブリストアARを駆動することによって、
ピーク電流を低減する ・ことができる、従って、チッ
プ内の雑音電圧の誘起による高S/N設計の困難さを解
消でき、また過渡電流の低減に見合って、配線幅を細く
できるため、チップ面積は減少する。
なお、上記プレート電圧発生回路、基板電圧発生回路、
非選択ワード線ラッチ回路については、前述の特願昭5
8−105710号明m書および特願昭58−1533
08号明細香に詳述されている。
非選択ワード線ラッチ回路については、前述の特願昭5
8−105710号明m書および特願昭58−1533
08号明細香に詳述されている。
以上説明したように、本発明によれば、データ線と電源
線間の容量と、データ線と接地線間の容量との比較によ
り、センスアンプとアクティブリストアのいずれか一方
を先に駆動し、他方を後に駆動するので、センスアンプ
とアクティブリストアの駆動時に流れる過大な過渡1!
流(ピーク値)を低減でき、その結果、チップ内の雑音
電圧の誘起による高S/N設計の困難さを解消すること
ができ、また過渡S流の低減に見合って、配線幅を細く
することができるので、チップ面積を減少することが可
能となる。
線間の容量と、データ線と接地線間の容量との比較によ
り、センスアンプとアクティブリストアのいずれか一方
を先に駆動し、他方を後に駆動するので、センスアンプ
とアクティブリストアの駆動時に流れる過大な過渡1!
流(ピーク値)を低減でき、その結果、チップ内の雑音
電圧の誘起による高S/N設計の困難さを解消すること
ができ、また過渡S流の低減に見合って、配線幅を細く
することができるので、チップ面積を減少することが可
能となる。
第1図は本発明の第1の実施例を示すセンスアンプとア
クティブリストアの回路構成とその動作説明図、第2図
は従来のDRAMの回路構成図。 第3図は第2図の信号タイムチャート、第4図、第5図
は本発明の動作原理を示す波形図、第6図は第1図の具
体的説明図、第7図は同じく第1図におけるDRAMの
各線間容量を示す図、@8図は本発明の第2の実施例を
示すDRAMの構成と信号タイムチャート、第9図は本
発明の第3の実施例を示すDRAMの構成と信号タイム
チャートである。 ARニアクチイブリストア、SA:センスアンプ、MC
:メモリセル、MCA?メモリセルアレー C1+ C
2:浮遊容量、SWI、SW2 :スイッチ、Nl r
N2 :ノード、QA、QA□、QA21 QSIQ
st r QS2 : MOS hランジスタ、Vcc
:電源電圧、V、gs:接地電圧、VSUB二基板型基
板電圧発生回路Lニブレート電圧発生回路、VwL:非
選択ワード線ラッチ回路。 ・、−/ 第 1 図 第 2 図 第 3 図 第 Φ 図 第 6 図 (a) vcc 第 6 図 (b) 第 7 図 第8図
クティブリストアの回路構成とその動作説明図、第2図
は従来のDRAMの回路構成図。 第3図は第2図の信号タイムチャート、第4図、第5図
は本発明の動作原理を示す波形図、第6図は第1図の具
体的説明図、第7図は同じく第1図におけるDRAMの
各線間容量を示す図、@8図は本発明の第2の実施例を
示すDRAMの構成と信号タイムチャート、第9図は本
発明の第3の実施例を示すDRAMの構成と信号タイム
チャートである。 ARニアクチイブリストア、SA:センスアンプ、MC
:メモリセル、MCA?メモリセルアレー C1+ C
2:浮遊容量、SWI、SW2 :スイッチ、Nl r
N2 :ノード、QA、QA□、QA21 QSIQ
st r QS2 : MOS hランジスタ、Vcc
:電源電圧、V、gs:接地電圧、VSUB二基板型基
板電圧発生回路Lニブレート電圧発生回路、VwL:非
選択ワード線ラッチ回路。 ・、−/ 第 1 図 第 2 図 第 3 図 第 Φ 図 第 6 図 (a) vcc 第 6 図 (b) 第 7 図 第8図
Claims (1)
- 【特許請求の範囲】 1、第1と第2の端子間の信号電圧を差動増幅するため
に、該第1、第2の端子と電源線間に設けられた第1の
差動増幅器、および該第1、第2の端子と接地線間に設
けられた第2の差動増幅器を備えた半導体メモリにおい
て、上記第1、第2の端子と電源線間の容量、および上
記第1、第2の端子と接地線間の容量の大小により、上
記第1と第2の差動増幅器を駆動する際に、両者間に時
間差を持たせることを特徴とする半導体メモリ駆動方式
。 2、上記第1、第2の端子と電源線間の容量、および上
記第、第2の端子と接地間の容量は、前者が後者より大
きいときには、第2の差動増幅器を先行させ、後者が前
者より大きいときには、第1の差動増幅器を先行させて
、駆動することを特徴とする特許請求の範囲第1項記載
の半導体メモリ駆動方式。 3、上記第1の差動増幅器と第2の差動増幅器は、それ
ぞれPMOSフリップフロップ、NMOSフリップフロ
ップで構成されることを特徴とする特許請求の範囲第1
項または第2項記載の半導体メモリ駆動方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61124469A JPS62281196A (ja) | 1986-05-29 | 1986-05-29 | 半導体メモリ駆動方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61124469A JPS62281196A (ja) | 1986-05-29 | 1986-05-29 | 半導体メモリ駆動方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62281196A true JPS62281196A (ja) | 1987-12-07 |
Family
ID=14886293
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61124469A Pending JPS62281196A (ja) | 1986-05-29 | 1986-05-29 | 半導体メモリ駆動方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62281196A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03144993A (ja) * | 1989-10-30 | 1991-06-20 | Matsushita Electron Corp | 半導体メモリ装置 |
-
1986
- 1986-05-29 JP JP61124469A patent/JPS62281196A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03144993A (ja) * | 1989-10-30 | 1991-06-20 | Matsushita Electron Corp | 半導体メモリ装置 |
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