JPS62281196A - 半導体メモリ駆動方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔産業上の利用分野〕 本発明は、半導体メモリ駆動方式に関し、特に１個のト
ランジスタと１個のキャパシタからなるメモリセルに対
し、過渡電流の低減化を計ることができるダイナミック
形ランダムアクセスメモリ（以下、ＤＲＡＭと記す）の
駆動方式に関するものである。

〔従来の技術〕

ＤＲＡＭは、複数個のメモリセルが接続された複数本の
データ線と、所定のメモリセルを選択するためのワード
線および列選択線と、データ線に読出された信号を増幅
するセンスアンプ等がら構成される。このような構成の
ＤＲＡＭでは、複数本のデータ線が一度に充放電される
ため、チップ内の雑音が増大する。従って、この充放電
時の過Ｓ電流（ピーク値）を低減することは、チップ内
の雑音を小さく抑えて、高Ｓ／Ｎチップを設計するため
にも、またユーザがメモリカード上にチップ伝収容した
メモリパッケージを多数実装する際の実装設計を容易に
するためにも、極めて重要である。特に最近はメモリの
大容量化が進んでおり、よく知られたリフレッシュサイ
クルとの関係から、一度に充放電するデータ線の数が増
加するので、上述の過渡電流を低減することは、ますま
す重要な事項となってきている。この過渡電流を、図面
によりさらに詳しく説明する。

第２図は、従来のＣＭＯ３を用いたＤＲＡＭの構成側図
であり、第３図は第２図における動作タイムチャートで
ある。第２図において、ＭＣはメモリセル、ＤＭＣはダ
ミーセル、ＸＤＥＣ，ＹＤＥＣはＸ方向デコーダ、Ｙ方
向デコーダ、ＳＡはセンスアンプ、ＡＲはアクティブリ
ストア回路。

ＭＣＡはメモリセルアレー、ＲＷＣは読出し／書込み制
御回路、ＳＡＲはセンスアンプおよびアクティブリス）
・ア回路である。

第２図においては、メモリセルＭＣとして、Ｎチャネル
ＭＯ３（ＮＭＯ３）で構成された周知の折り返し形（Ｆ
ｏｌｄｅｄ　　Ｄａヒａ　Ｌ　１ｎｅ）セルＭＣを用い
、またデータ線ＤＯ”Ｄｌｌに読出された微小信号電圧
を増幅するセンスアンプＳＡとして、通常のＮＭ　ＯＳ
のフリップフロップを用いている。さらに、センスアン
プＳＡで増幅した後に、高レベル側の電圧を十分な高電
圧に持ち上げるためのいわゆるアクティブリストア（Ａ
ｃしｉｖｅ　　Ｒｅ５ｊｏｒｅ、ＡＲ）回路としては、
ＰチャンネルＭＯ３（ＰＭＯＳ）が用いられている。こ
のメモリアレーＭＣＡの動作を、第３図により詳述する
。

外部クロックＲＡ　Ｓ　（Ｒｏ　ｗ　　Ａｄｄｒｅｓｓ
　　Ｓヒｒｏｂｅ）　（図示省略）がチップに入力する
と、それに対応したアドレス（複数信号のａｘ）により
選択されたメモリアレーＭＣＡ内のワード線ＷＯ並びに
対応するダミーワード線ＤＷに、電源電圧ＶＣＣ（通常
５Ｖ）以上のパルス電圧（例えば７Ｖ）が印加される。

その時には、既に全データ線は、プリチャージ信号φＰ
によりＶｃｃ／２（２，５Ｖ）にプリチャージが完了し
ているので、全データ線は２．５ｖのフローティング（
ｆｌｏａｊｉｎ区）状態となっている。上述のようにワ
ード線Ｗｏ、ダミーワードｉＤＷにパルスが印加される
と、ワード線ＷＯに接続される全メモリセルＭＣから対
応する全データ対線に、それぞれのＭＣ内のキャパシタ
Ｃ３に蓄積されていた情報電圧に応じて、読出し信号電
圧が出力される。同時に、対線の他側には、ダミーセル
ＤＭＣから参照電圧が出力され、この参照電圧を基準に
して各センスアンプＳＡは各データツ、１線の信号電圧
を差動増幅する。このセンスアンプの起動は、端子φＳ
をオンすることにより行われる。次に、外部クロックＣ
ＡＳ　（ＣｏｌｕＩＩＩｎＡｄｄｒｅｓｓ　　Ｓ　ｊｒ
ｏｂｅ）　（図示省略）によってストローブされた複数
のＹ系のアドレス信号ａｙにより、列別択線φ”１０〜
φｙｎのうちの１つ（ここでは、φｙｏ）が選択され、
それにより選択されたデータ線の信号電圧のみが■／○
対線に出力される。

そして、読出し／書込み制御回路Ｒ，ＷＣよりデータ出
力Ｉ）ｏｕ”ｒとして出力される。

なお、第２図では、ダミーセルＤＭＣは、１個のトラン
ジスタのみで構成されているが、場合によっては周知の
ように、１個のトランジスタと１個のキャパシタで構成
されてもよい。啓込み動作の場合にも、前述と同じよう
に、書込み制御信号ＷＥとデータ入力Ｄ　ｉ　ｎを用い
て、前述と逆の経路を介して行われる。ここで、各デー
タ線ＤＯ〜Ｄｎに接続されているアクティブリストアＡ
Ｒは。

メモリセルＭＣ内のキャパシタｃｓへの再書込み電圧が
５ｖになるように、昇圧する回路である。

φＳとφＡとを同時にオンすることにより、センスアン
プＳＡとアクティブリストアＡＲを同時に動作させるこ
とも可能であるが、ＳＡとＡＲを貫通する電流が増大す
るので、通常はセンスアンプＳ　Ａにより多少増幅した
後にアクティブリストアＡＲをオンして、上述の貫通電
流の増大を抑止している。なお、このようなりＲＡＭに
ついては、例えば、特願昭５８−１０５７１０号明細書
、および特願昭５８−１５３３０８号明細書に詳述され
ている。

〔発明が解決しようとする問題点〕

前述のように、従来の技術においては、センスアンプＳ
ＡとアクティブリストアＡＲをオンする場合に、各々過
大な過渡電流ｉＡが禿れ、しかもアクティブリストアＡ
Ｒをオンするとき、それらの電流ｉＡにＳＡとＡＲを貫
通して流れる電流（第３図の電流ｉＡ中の破線で示す値
）が重なる。

このように過大な過渡電流（ピーク値）は、チップ内に
雑音電圧を誘起するので、高Ｓ／Ｎ設計を困難にしてい
る。また、このような過大電流に見合って、電源配線の
抵抗を低くするために、広いアルミニウム配ｇを使用せ
ざるを得なくなり、チップ面積を増大させる結果を招く
。

本発明の目的は、このような従来の問題を改善し、セン
スアンプとアクティブリストアの駆動時に流れる過大な
＠流を低減し、チップ内の雑音電圧を少なくして、高Ｓ
／Ｎ設計を容易にするとともに、チップ面積を減少させ
ることが可能な半導体メモリ駆動方式を提供することに
ある。

〔問題点を解決するための手段〕

上記目的を達成するため、本発明の半導体メモリ駆動方
式は、第１と第２の端子間の信号電圧を差動増幅するた
めに５該第１．第２の端子と電源線間に設けられた第１
の差動増幅器、および該第１、第２の端子と接地線間に
設けられた第２の差動増幅器を備えた半導体メモ１月５
おいて、上記第１、第２の端子と電源線間の容量、およ
び上記第１、第２の端子と接地線間の容量の大小により
。

上記第１と第２の差動増幅器を駆動する際に１両者間に
時間差を持たせることに特徴がある。

〔作　　用〕

本発明においては、過渡電流のピーク値の低減を、デー
タ線容量の構成内容に応じてセンスアンプＳＡとアクテ
ィブリストアＡＲの駆動タイミンクを変えて、放電、充
電および貫通の３つの？ｌ！流のピークの発生する時間
を変えることにより実現する。すなわち、過渡電流を分
析すると、データ線容量の放電、充電における電流と、
ＳＡ、ＡＲを貫通して流れる貫通電流の３つに分けられ
る。

これらの電流のうち、放電と充電の電流の大きさは、デ
ータ線容量の構成内容、つまり対電源線容量、対接地線
容量の大きさにより決定される。また、放電時の電流の
ピークはセンスアンプＳＡの駆動時に発生し、充電時の
電流のピークはアクティブリストアＡＲの駆動時に発生
する。一方、貫通電流は、センスアンプＳＡとアクティ
ブリストアＡＲが共に駆動状態になったときに発生する
。

従って、これらの電流のタイミングを変えることにより
、ピーク値を低減させる。

放電時の電流のピークが充電時のピークより大きい場合
には、先ずセンスアンプＳＡを駆動して放電電流を流し
、後からアクティブリストアＡＲを駆動して、充電電流
と貫通電流とを同時に流す。

充電時の電流のピークが放電時のピークより大きい場合
には、先ずアクティブリストアＡＲを駆動して充電電流
を流し、後からセンスアンプＳＡを駆動して放電電流を
同時に流す。これにより、上述の過ｆｆ電流が平均化さ
れ、ピーク値を低減できる。従って、チップ内の雑音型
゛圧の誘起による高Ｓ／Ｎ設計の困難さを解消すること
ができ、また、過１１電流の低減に見合って、配線幅も
細くできるので、チップ面積を減少させることができる
。

〔実施例〕

以下、本発明の実施例を、図面により詳細に説明する。

第４図と第５図は、本発明の動作原理を示すもので、デ
ータ線波形の図である。

センスアンプＳＡはＮチャネルＭＯ３−ＦＥＴ（以下、
ＮＭＯ３）で構成され、アクティブリストアＡＲＩよＰ
チャネルＭＯ８−ＦＥＴ　（以下、ＰＭＯ８）で構成さ
れる。そして、センスアンプＳＡで接地レベル（０■）
に向って放電する方向に増幅し、アクティブリストアＡ
Ｒにより電源レベル（Ｖｃｃ）に充電する。しかし、第
２図におけるセンスアンプＳＡとアクティブリストアＡ
Ｒは、回路形式が全く同一であるため、電圧の陽性を考
慮すると、ＮＭＯ３とＰ　Ｍ　ＯＳはいずれも増幅動作
を行っていると考えられる６ 次に、その理由を述へる。第４図のデータ線波形で示す
ように、ＮＭＯ３で構成されたＳＡがオンすることによ
り、メモリセル信号が読出されてデータ対線上の微小信
号電圧差が差動増幅される。

つまり、対線の低レベル側だけが接地レベル（ＯＶ）に
向って放電される形で、増幅されることになる。この場
合、周知のように、対線め高レベル側のデータ線電圧は
、プリチャージ電圧であるＶｃ　ｃ　／　２にほぼ維持
されたままである。一方、メモリセルＭＣに蓄積された
信号が読出され、データ対線上に微小信号電圧が出力さ
れた状態において、ＰｕＯ２で構成されたアクティブリ
ストアＡＲをオンする場合を考えてみる。この場合には
、第５図のデータ線波形で示すように、データ対線の低
レベル側はほぼＶ　ｃ　ｃ　／　２の電圧を維持したま
まで、高レベル側はＶＣＣに向って充電される形で増幅
される。このように、従来に比べて、増幅動作の定義に
柔軟性を持たせることにより、アクティブリストアＡＲ
で十分に増幅した後にセンスアンプＳＡをオンし、低レ
ベル側の電圧を接地レベル（ＯＶ）に放電し動作させる
ことができる。

第１図は、本発明の第１の実施例を示すメモリアレー増
幅部の構成図、および回路の駆動方法を示す図である。

第１図（ａ）は、第２図に示すアレーの増幅部（ＳＡの
ＱＳ＋　ＡＲのＱＡ）と同じものを示しており、Ｃ１，
Ｃ２は第２図に示すデータ線の寄生容量ＣＤを、その接
続されるノード別に分けて示したものである。ＱＡｌ　
＋　ＱＡ２はＡＲを構成し、ＱＳｌ　＋　ＱＳ２はＳＡ
を構成しており、スイッチＳＷＩ、ＳＷ２はＱ　Ａ　ｒ
　Ｑ　Ｓにそれぞれ対応している。また、Ｃ１はデータ
線と電源線間の寄生容量、Ｃ２はデータ線と接地線間の
寄生容量を、それぞれ示している。

第１図（ｂ）では、ＣＬ＞０２の場合における（ａ）の
回路の駆動方法を示している。Ｃ，＞Ｃ２の場合には、
先ず、スイッチＳＷ２をオンしてセンスアンプＳＡを駆
動した後に、スイッチＳＷＩをオンしてアクティブリス
トアＡＲを駆動する。

一方、Ｃ１くＣ２の場合には、先ずスイッチｓｗ１をオ
ンしてＡＲを駆動した後、次にスイッチＳＷ２をオンし
てＳＡを駆動する。これによって、過渡電流のピークを
低減できる。なお、（ｂ）のスイッチ、ノード電圧、電
流の状態の左側が本発明の方法であり、右側が逆の操作
を行った場合の現象を示している。（ｂ）に示すように
２本発明の方法で操作した場合には、電流ｉが２つに分
けられて平均化されるが、逆の操作を行った場合には、
電流ｉが重畳されてピーク値が高くなる。

先ず、（ａ）において、ノードＮｌの電圧がノードＮ２
の電圧より高い場合を考えると、スイッチＳＷ１がオン
することによって低電位ノードに接続されたゲートを持
つＱＡｌが導通状態となり。

ノードＮ１に接続されたＣＬ＋Ｃ２は電源電圧ＶＣＣに
充電される。このとき、ＱＡ２はカットオフ状態となる
ため、ノードＮ２に接続されたＣ　Ｉ　＋　Ｃ２は殆ん
ど充電されない。スイッチＳＷ２をオンすると、高電位
ノードに接続されたゲートを持つＱＳ２が導通状態とな
り、ノードＮ２に接続されたＣ１　ｒ　Ｃ２は接地電圧
ＶＳＳに放電される。このとき、Ｑｓｌはカットオフ状
態となるため、ノードＮ１に接続されたＣ１は殆んど放
電されない。なお、スイッチＳＷＩ、ＳＷ２が共にオン
状態になったときには、ＱＡＩＩＱＳ□あるいはＱＡ２
１ＱＳ２に周知の貫通電流が流れる。

第１図（ｂ）の方法を、第６図を用いて説明する。

第６図（ａ）は電流の経路を示す図、第６図（ｂ）はセ
ンスアンプＳＡを先に駆動した場合と、アクティブリス
トアＡＲを先に駆動した場合における各信号波形のタイ
ムチャートである。

第６図（ａ）において、破線はＣＭＯＳセンスアンプを
駆動した時に流れる電流の経路を示している。先ず、セ
ンスアンプＳＡを先に駆動した場合（つまり、ＮＭＯ３
を先に駆動）における電流について、述べる。信号φＳ
がＬＯＷがらＨｉｇｈになり、トランジスタＱＳＩ　Ｑ
Ｓ２がオンした場合（Ｎ１の電位〉Ｎ２の電位であるた
め、ＱＳ２がオン、ＱＳｌはオフとなる）、Ｎ２はプリ
チャージレベルからＶＳＳのレベルに変化する。このと
き、Ｎ２に接続されたキャパシタＣ２はトランジスタＱ
　ｓ＋　Ｑ　ｓ　２により短絡され、短Ｕ電流１２が流
れる。さらに、Ｎ２のキャパシタｃ１に印加されている
電圧が変化するため、変位電流ｉｌが流れる。その後、
φＡがＨｉｇｈからＬｏｗになり、トランジスタＱＡＩ
　ＱＡｌがオンすると（Ｎｌの電位＞　Ｎ　２の電位で
あるため、Ｑ　Ａ　１がオン、ＱＡ２がオフとなる）、
ＮｌはプリチャージレベルからＶＣＣレベルに変化する
。このとき、Ｎ１に接続されたキャパシタＣ１はトラン
ジスタＱ　Ａ　＋Ｑ　Ａ　ｔにより短終され、短絡電流
ｉ４が流れる。

さらに、Ｎ１のキャパシタＣ２に充１！電流ｉ３が流れ
る。また、このとき、トランジスタＱ　Ｓ　ＴＱＳ２　
＋　ＱＡＩ　ＱＡ２が同時にオンとなる状態が生じるた
め、貫通電流ｉ６が流れる。従って、同図（ｂ）の［Ｎ
ＭＯ３先］に示すように、電源電流ｉは、先ず１１が流
れ、次に１３と１６の和の電流が流れる。一方、［ＮＭ
Ｏ３後〕では、先ずｉ３が流れ、次に１１と１６の和の
電流が流れることになる。このように、センスアンプＳ
Ａ（ＮＭＯＳ）とアクティブリストアＡＲ（ＰＭＯＳ）
の駆動タイミングを変えることにより、ｌＬ＋　　’３
＋　　４５の流れる時間を変えることができるため、そ
れらの和となる電源電流のピーク値は、’ｌ＋’３＋！
６を組み合せることにより低減することができる。

ここで、１１と１３の大きさは、Ｃ１とＣ２の大きさに
比例することから、第ε図（ａ）の例ではＣｓ　＜　＜
　Ｃ２であるため、電流値は’　ｔ　＜＜　１３となる
。従って、この場合、アクティブリストアＡＲを先に駆
動させ、その後にセンスアンプＳＡを駆動する方法（Ｎ
　Ｍ　ＯＳ後）が、過渡電流のピーク値の低減に効果が
ある。次に、　Ｃｓ　＞＞Ｃ２の場合を考えると、ｉ□
〉〉ｉ３となるため、前述の場合とは逆にセンスアンプ
ＳＡを先に駆動させ、その後にアクティブリス１へアＡ
Ｒを駆動する方法（ＮＭＯＳ先）が、過渡電流のピーク
値の低減に効果的となる。

以上の説明で明らかなように、第６図（１））はＣ１＜
＜Ｃ２の場合であって、このときには〔ＮＭＯ３後〕に
示すように、アクティブリストアＡＲを先に駆動させ、
その後にセンスアンプＳＡを駆動させると、ピーク電流
を低減できる。これに対して、第１図（ｂ）は、Ｃ１〉
Ｃ２の場合であるため５逆にセンスアンプＳＡを先に駆
動し、アクティブリストアＡＲを後に駆動すると、ピー
ク電流を低減できる。つまり、データ線の電源電位に対
するキャパシタと、接地電位に対するキャパシタとの容
量の大きさにより、いずれを先に駆動するかを決定すれ
ばよい。これにより、チップ内の雑音電圧の誘起による
高Ｓ／Ｎ設計の困難さを解消できるとともに、過渡電流
に見合って配線幅を細くできるので、チップ面積を減少
させることができる。なお、どちらをどの程度光に駆動
させるかは、対象となるＤＲＡＭの構成によってそれぞ
れ異なってくるため、その都度、キャパシタ容量と時定
数を計算して駆動時刻を決定する。

次に、実際のＤＲＡ〜１に対して、本発明を適用する場
合を説明する。ＤＲＡＭにおいて、上記のＣ１はデータ
線と電源線との間の寄生容量であり、Ｃ２はデータ線と
接地線間の寄生容量である９これらの容量の大小関係は
、メモリセルの設計方式によって決定される。すなわち
、第７図に示すように、データ線容量はワード線・デー
タ線間容量ＣＷ　Ｄ　＋データ線・プレート（メモリセ
ルを構成する電極）間容量ＣＤ　Ｐ　ｒワード線・プレ
ート間容量ＣＷ　Ｐ　ｒデータ線・基板間容量ＣＤＳの
各寄生容量から成る。ここで、プレートは、プレート電
圧発生回路ＶＰＬに、ワード線の殆んどは非選択状態で
あるため、ラッチ回路Ｖ　Ｗ　Ｌに、基板は基板電圧発
生回路ＶＳＵＢにそれぞれ接続されている。従って、Ｃ
１とＣ２の大きさ“は、これらの各回路方式によって決
定される。

第８図は、本発明の第２の実施例を示すＤＲＡＭの等価
回路図と信号タイムチャートである。ここでは、メモリ
セルＭＣのスイッチングＭＯ３をＮＭＯＳで構成したＤ
ＲＡＩＩＪが示されている。この場合、基板は、基板電
圧発生回路ｖｓｕｓを通。

して接地ＭＶＳＳに接続される。ワード線Ｗは、ラッチ
回路ＶＷＬで接地線ＶＳＳに接続される。

プレートは、プレート電圧発生回路ｖＰＬを通してＶＣ
ＣまたはＶＳＳ線に接続されるが、このときの等測的な
抵抗ＲＰＬは抵抗ＲＷＬに比べて非常に大きく設計され
る。従ってプレートがＶＳＳに接続されても、ＶＣＣに
接続されても、Ｃよく＜　Ｃ２となる。なお、第８図（
ａ）では、ＶＳＳに接続されている例を示す。

従って、この場合には、第８図（ｂ）に示すように、先
にφＡによりアクティブリストアＡＲを駆動し、後にφ
ＳによりセンスアンプＳＡを駆動することにより、ピー
ク電流を低減できる。その結果、チップ内の雑音電圧の
誘起による高Ｓ／Ｎ設計の困難さを解消でき、また過渡
電流の低減に見合って配線幅を細くできるため、チップ
面積を減少させることができる。

第９図は、本発明の第３の実施例を示すＤＲＡＭの等価
回路図と信号タイムチャートである。ここでは、メモリ
セルのスイッチングＭＯ３をＰＭＯ８で構成したＤＲＡ
Ｍが示されている。この場合、基板は５第２の実施例と
は逆に電源線ＶＣＣに接続される。非選択ワード線Ｗは
、ランチ回路ＶＷＬで１ｔｒＡ線ＶＣＣに接続される。

このときの抵抗ＲｗＬは、第２の実施例と同じく、小さ
いと考えられる。従って、プレートがＶＣＣに接続され
ても、ＶＳＳに接続されても、ＣＬ＞＞Ｃ２となるため
、第９図（ｂ）に示すように、第２の実施例とは逆に、
先にφＳによりセンスアンプＳＡを駆動し、後にφＡに
よりアクティブリストアＡＲを駆動することによって、
ピーク電流を低減する　・ことができる、従って、チッ
プ内の雑音電圧の誘起による高Ｓ／Ｎ設計の困難さを解
消でき、また過渡電流の低減に見合って、配線幅を細く
できるため、チップ面積は減少する。

なお、上記プレート電圧発生回路、基板電圧発生回路、
非選択ワード線ラッチ回路については、前述の特願昭５
８−１０５７１０号明ｍ書および特願昭５８−１５３３
０８号明細香に詳述されている。

〔発明の効果〕

以上説明したように、本発明によれば、データ線と電源
線間の容量と、データ線と接地線間の容量との比較によ
り、センスアンプとアクティブリストアのいずれか一方
を先に駆動し、他方を後に駆動するので、センスアンプ
とアクティブリストアの駆動時に流れる過大な過渡１！
流（ピーク値）を低減でき、その結果、チップ内の雑音
電圧の誘起による高Ｓ／Ｎ設計の困難さを解消すること
ができ、また過渡Ｓ流の低減に見合って、配線幅を細く
することができるので、チップ面積を減少することが可
能となる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すセンスアンプとア
クティブリストアの回路構成とその動作説明図、第２図
は従来のＤＲＡＭの回路構成図。 第３図は第２図の信号タイムチャート、第４図、第５図
は本発明の動作原理を示す波形図、第６図は第１図の具
体的説明図、第７図は同じく第１図におけるＤＲＡＭの
各線間容量を示す図、＠８図は本発明の第２の実施例を
示すＤＲＡＭの構成と信号タイムチャート、第９図は本
発明の第３の実施例を示すＤＲＡＭの構成と信号タイム
チャートである。 ＡＲニアクチイブリストア、ＳＡ：センスアンプ、ＭＣ
：メモリセル、ＭＣＡ？メモリセルアレー　Ｃ１＋　Ｃ
２：浮遊容量、ＳＷＩ、ＳＷ２　：スイッチ、Ｎｌ　ｒ
　Ｎ２　：ノード、ＱＡ、ＱＡ□、ＱＡ２１　ＱＳＩＱ
ｓｔ　ｒ　ＱＳ２　：　ＭＯＳ　ｈランジスタ、Ｖｃｃ
：電源電圧、Ｖ、ｇｓ：接地電圧、ＶＳＵＢ二基板型基
板電圧発生回路Ｌニブレート電圧発生回路、ＶｗＬ：非
選択ワード線ラッチ回路。 ・、−／ 第　　　　　１　　　　　図 第　　　　　２　　　　　図 第　　　　　３　　　　　図 第　　　　Φ　　　　図 第　　　　６　　　　図 （ａ）　　　　　　　　ｖｃｃ 第　　　　　６　　　　　図 （ｂ） 第　　　　　７　　　　　図 第８図

Claims (1)

1. 【特許請求の範囲】 １、第１と第２の端子間の信号電圧を差動増幅するため
   に、該第１、第２の端子と電源線間に設けられた第１の
   差動増幅器、および該第１、第２の端子と接地線間に設
   けられた第２の差動増幅器を備えた半導体メモリにおい
   て、上記第１、第２の端子と電源線間の容量、および上
   記第１、第２の端子と接地線間の容量の大小により、上
   記第１と第２の差動増幅器を駆動する際に、両者間に時
   間差を持たせることを特徴とする半導体メモリ駆動方式
   。 ２、上記第１、第２の端子と電源線間の容量、および上
   記第、第２の端子と接地間の容量は、前者が後者より大
   きいときには、第２の差動増幅器を先行させ、後者が前
   者より大きいときには、第１の差動増幅器を先行させて
   、駆動することを特徴とする特許請求の範囲第１項記載
   の半導体メモリ駆動方式。 ３、上記第１の差動増幅器と第２の差動増幅器は、それ
   ぞれＰＭＯＳフリップフロップ、ＮＭＯＳフリップフロ
   ップで構成されることを特徴とする特許請求の範囲第１
   項または第２項記載の半導体メモリ駆動方式。