JPS6028968Y2 - 出力直接選択型インタフェィス回路 - Google Patents
出力直接選択型インタフェィス回路Info
- Publication number
- JPS6028968Y2 JPS6028968Y2 JP1980059359U JP5935980U JPS6028968Y2 JP S6028968 Y2 JPS6028968 Y2 JP S6028968Y2 JP 1980059359 U JP1980059359 U JP 1980059359U JP 5935980 U JP5935980 U JP 5935980U JP S6028968 Y2 JPS6028968 Y2 JP S6028968Y2
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- JP
- Japan
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- tri
- state
- signal
- output
- chips
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- Dc Digital Transmission (AREA)
Description
【考案の詳細な説明】
本考案は、回路構成を簡単化した出力直接選択型のイン
タフェイス回路に関する。
タフェイス回路に関する。
出力形式がトライステートの平行配線式共通バス線を持
つ情報処理システムは概略第１図のように構成され、平
行配線式共通バス線ＢＵＳとＭＰＵ（マイクロプロセッ
サユニット）１、メインメモリ２、フロッピィディスク
３、制御部４等との間には双方向ゲート（ドライバレシ
ーバ）Ｄ／Ｒが必要となる。
つ情報処理システムは概略第１図のように構成され、平
行配線式共通バス線ＢＵＳとＭＰＵ（マイクロプロセッ
サユニット）１、メインメモリ２、フロッピィディスク
３、制御部４等との間には双方向ゲート（ドライバレシ
ーバ）Ｄ／Ｒが必要となる。
つまり、バス線ＢＵＳがトライステートであることから
、そのレベルは１”（例えば＋５ｖ）、“Ｏ”（ＯＶ）
の２状態の他に、第３の状態として直流電位が不定な（
どのゲートも非選択でバス線の両端が高インピーダンス
状態となつた）ハーフレベルをとる。
、そのレベルは１”（例えば＋５ｖ）、“Ｏ”（ＯＶ）
の２状態の他に、第３の状態として直流電位が不定な（
どのゲートも非選択でバス線の両端が高インピーダンス
状態となつた）ハーフレベルをとる。
これに対しＭＰＵＩ、メモリ２等の入出力レベルは必ず
１゛又は“０゛の２ ［ＴＬ （トランジスタ トラン
ジスタロジック）レベルであるため、このＴＴＬレベル
とトライステートレベルとの変換が必要となる。
１゛又は“０゛の２ ［ＴＬ （トランジスタ トラン
ジスタロジック）レベルであるため、このＴＴＬレベル
とトライステートレベルとの変換が必要となる。
双方向ゲートＤ／Ｒはこの変換に用いられるインタフェ
イス回路の一部で、例えばディスプレイ５を制御する制
御部４の場合には、Ｄ／Ｒを通してＭＰＵ１からアドレ
ス指定された入力レジスタ６に実線矢印で示すようにデ
ータが書込まれ、また出力レジスタ７からは破線矢印で
示すようにデータが出力される。
イス回路の一部で、例えばディスプレイ５を制御する制
御部４の場合には、Ｄ／Ｒを通してＭＰＵ１からアドレ
ス指定された入力レジスタ６に実線矢印で示すようにデ
ータが書込まれ、また出力レジスタ７からは破線矢印で
示すようにデータが出力される。
ところで、この種のレジスタは通常複数個設けられてい
るので、例えば出力レジスタ７の場合には第２図に示す
様に信号源切替機能までも含めたインタフェイス方式が
要求される。
るので、例えば出力レジスタ７の場合には第２図に示す
様に信号源切替機能までも含めたインタフェイス方式が
要求される。
同図ａは第１の出力レジスタの信号Ａ１と第２の出力レ
ジスタの信号んを選択して出力する場合を例としたもの
で、ＴＴＬレベルの信号ＡＩ−Ａ２は先ずマルチプレク
サＭＰＸでその一方が選択され、次いでその選択出力Ａ
がトライステートバッファＢＵＦ （これは双方向ゲー
トＤ／Ｒの一方のゲートを構成する）でトライステート
レベルＡ′に変換される。
ジスタの信号んを選択して出力する場合を例としたもの
で、ＴＴＬレベルの信号ＡＩ−Ａ２は先ずマルチプレク
サＭＰＸでその一方が選択され、次いでその選択出力Ａ
がトライステートバッファＢＵＦ （これは双方向ゲー
トＤ／Ｒの一方のゲートを構成する）でトライステート
レベルＡ′に変換される。
同図すはマルチプレクサＭＰＸとバッファＢＵＦの機能
を等価的に表わしたもので、スイッチＳＷが端子１また
は２に接続する状態がマルチプレクサＭＰＸの選択機能
によるものであり、スイッチＳＷが端子３に接する状態
がバッファＢＩＪＦの変換機能によるものである。
を等価的に表わしたもので、スイッチＳＷが端子１また
は２に接続する状態がマルチプレクサＭＰＸの選択機能
によるものであり、スイッチＳＷが端子３に接する状態
がバッファＢＩＪＦの変換機能によるものである。
しかしながら、上述したインタフェイス方式はマルチプ
レクサＭＰＸとバッファＢＵＦで異なる選択信号Ｓ□、
Ｓ２（前者は信号Ａｌ、Ａ２の切替用、後者はハーフレ
ベルにするか否かの選択用）を使用する必要があるので
周辺回路が複雑化する上、マルチプレクサＭＰＸを用い
るためにＩＣの数が多くなる欠点を有する。
レクサＭＰＸとバッファＢＵＦで異なる選択信号Ｓ□、
Ｓ２（前者は信号Ａｌ、Ａ２の切替用、後者はハーフレ
ベルにするか否かの選択用）を使用する必要があるので
周辺回路が複雑化する上、マルチプレクサＭＰＸを用い
るためにＩＣの数が多くなる欠点を有する。
これを第３図、第４図を参照しながら説明する。
第３図は各４ビツトの並列出力Ａ□〜Ｄ１．Ａ２〜Ｄ２
を有する２個の出力レジスタＲＥＧ１． ＲＥＧ２に対
するインタフェイス回路■Ｆの例で、１個の４チヤネル
マルチプレクサチツプＭＰＸ□と２７３個のトライステ
ートバッファチップ８により構成される。
を有する２個の出力レジスタＲＥＧ１． ＲＥＧ２に対
するインタフェイス回路■Ｆの例で、１個の４チヤネル
マルチプレクサチツプＭＰＸ□と２７３個のトライステ
ートバッファチップ８により構成される。
４チヤネルのマルチプレクサチップ工は、２個のレジス
タＲＥＧ□、ＲＥＧ２の出力Ａ□〜Ｄ１．Ａ２〜Ｄ２の
いずれかを信号Ｓ１□で選択する機能しかない（マルチ
プレクサは４チャンネル２回路型として作られるのが普
通である。
タＲＥＧ□、ＲＥＧ２の出力Ａ□〜Ｄ１．Ａ２〜Ｄ２の
いずれかを信号Ｓ１□で選択する機能しかない（マルチ
プレクサは４チャンネル２回路型として作られるのが普
通である。
）ため、第４図のように更に４ビツトの出力レジスタＲ
ＥＧ３が追加される場合にはマルチプレクサＭＰＸ□の
出力Ａ〜ＤとレジスタＲＥＧ３の出力を信号Ｓ１□で切
替える他の４チャネルマルチプレクサＭＰＸ２が必要と
なる。
ＥＧ３が追加される場合にはマルチプレクサＭＰＸ□の
出力Ａ〜ＤとレジスタＲＥＧ３の出力を信号Ｓ１□で切
替える他の４チャネルマルチプレクサＭＰＸ２が必要と
なる。
一方、トライステートバッファチップ８は１チツプに６
個のトライステートバッファＢＵＦを有しているので、
第４図の場合でも第３図と同様に２ｎ個のトライステー
トバッファチップ８を用いれば足りる。
個のトライステートバッファＢＵＦを有しているので、
第４図の場合でも第３図と同様に２ｎ個のトライステー
トバッファチップ８を用いれば足りる。
結局、第３図のインタフェイス回路ＩＦは全体として１
２７３個（端数は切上げになるから結局２個）のチップ
構成され、且つ２種類の信号Ｓ１１．Ｓ２を要する。
２７３個（端数は切上げになるから結局２個）のチップ
構成され、且つ２種類の信号Ｓ１１．Ｓ２を要する。
また第４図のインタフェイス回路ＩＦは全体として２２
１３（同３個）のチップで構成され、且つ３種類の信号
Ｓ１□Ｓ１□、Ｓ２を要する。
１３（同３個）のチップで構成され、且つ３種類の信号
Ｓ１□Ｓ１□、Ｓ２を要する。
尚、図示しないが４ビツトの出力レジスタが４個ある場
合には３個の４チヤネルマルチプレクサチツプと２ｎ個
のトライステートバッファチップが必要（全体で３コチ
ツプ）であり、またそのレジスタが５個である場合には
４個のマルチプレクサチップと２７３のトライステート
バッファチップ（全体で４２１３チツプ）が必要である
。
合には３個の４チヤネルマルチプレクサチツプと２ｎ個
のトライステートバッファチップが必要（全体で３コチ
ツプ）であり、またそのレジスタが５個である場合には
４個のマルチプレクサチップと２７３のトライステート
バッファチップ（全体で４２１３チツプ）が必要である
。
本考案は、かかるインタフェイス回路の構成を簡略化し
ようとするもので、出力形式がトライステートの平行配
線式共通バス線（ＢＵＳ）と、出力がＴＴＬレベルの複
数のレジスタと、該複数のレジスタとバス線との間に各
信号対応で設けられたトライステートバッファ（ＢＵＦ
）と、これらのトライステートバッファに接続され、各
レジスタを指定するための選択信号（Ｓ２１，５２２）
が供給される信号線とを備え、各レジスタを指定する信
号でトライステートバッファが選択的にバス線に接続さ
れることを特徴としたものであるが、以下図示の実施例
を参照しながらこれを詳細に説明する。
ようとするもので、出力形式がトライステートの平行配
線式共通バス線（ＢＵＳ）と、出力がＴＴＬレベルの複
数のレジスタと、該複数のレジスタとバス線との間に各
信号対応で設けられたトライステートバッファ（ＢＵＦ
）と、これらのトライステートバッファに接続され、各
レジスタを指定するための選択信号（Ｓ２１，５２２）
が供給される信号線とを備え、各レジスタを指定する信
号でトライステートバッファが選択的にバス線に接続さ
れることを特徴としたものであるが、以下図示の実施例
を参照しながらこれを詳細に説明する。
第５図は本考案の基本構成を示すもので、異なるレジス
タからのＴＴＬレベルの信号Ａ□、Ａ２ヲマルチプレク
サで切替えることなく直接トライステートバッファＢＵ
Ｆでトライステートレベルの信号Ａ’ １． Ａ’２に
変換する点が第２図と異なる。
タからのＴＴＬレベルの信号Ａ□、Ａ２ヲマルチプレク
サで切替えることなく直接トライステートバッファＢＵ
Ｆでトライステートレベルの信号Ａ’ １． Ａ’２に
変換する点が第２図と異なる。
つまり、ＴＴＬレベルの信号Ａ１．Ａ２をそれぞれ異な
る信号Ｓ２１．Ｓ２□で制御されるトライステートバッ
ファＢＵＦで個個にトライステートレベルの信号ＡＩ
’Ａ２’に変換してしまえば、バッファＢＵＦの出力端
を共通バス線ＢＵＳの対応する線にワイアオードオアの
形で直接接続できるので、マルチプレクサの機能をかか
るトライステートバッファ群で代用できる。
る信号Ｓ２１．Ｓ２□で制御されるトライステートバッ
ファＢＵＦで個個にトライステートレベルの信号ＡＩ
’Ａ２’に変換してしまえば、バッファＢＵＦの出力端
を共通バス線ＢＵＳの対応する線にワイアオードオアの
形で直接接続できるので、マルチプレクサの機能をかか
るトライステートバッファ群で代用できる。
このためマルチプレクサが不要となるので、トライステ
ートバッファ数が増加しても全体としてのチップ数は低
減され、また制御信号数も減少する。
ートバッファ数が増加しても全体としてのチップ数は低
減され、また制御信号数も減少する。
第６図は本考案の一実施例を示す図で、第３図と同様に
２個の出力レジスタＲＥＧ１． ＲＥＧ２を対象とした
ものである。
２個の出力レジスタＲＥＧ１． ＲＥＧ２を対象とした
ものである。
出力レジスタＲＥＧ１゜ＲＥＧ２が共に４ビツトであれ
ば、本考案のインタフェイス回路Ｗは信号Ｓ２１で制御
される４個のトライステートバッファＢＵＦと、信号Ｓ
２２で制御される４個のトライステートバッファＢＵＦ
で構成される。
ば、本考案のインタフェイス回路Ｗは信号Ｓ２１で制御
される４個のトライステートバッファＢＵＦと、信号Ｓ
２２で制御される４個のトライステートバッファＢＵＦ
で構成される。
そして、１個のトライステートバッファチップ８には６
個のバッファＢｔＪＦが含まれるので、全体として１１
７３個のチップ８でインクフェイス回路ＩＦが構成され
る。
個のバッファＢｔＪＦが含まれるので、全体として１１
７３個のチップ８でインクフェイス回路ＩＦが構成され
る。
第３図の従来例と比較すればチップ数が
１１
１−５−１−ｇ＝声
減少している。
第７図は本考案の他の実施例を示す図で、第４図と同様
に３個の出力レジスタＲＥＧ□〜ＲＥＧ３を対象とした
ものである。
に３個の出力レジスタＲＥＧ□〜ＲＥＧ３を対象とした
ものである。
各レジスタは４ビツト出力であるため全体として１２ビ
ツトの並列出力があるが、トライステートバッファチッ
プ８を２個用いれば全ての信号を個個に制御できるので
、第４図と等価なインタフェイス回路をチップ数２個で
構成できる。
ツトの並列出力があるが、トライステートバッファチッ
プ８を２個用いれば全ての信号を個個に制御できるので
、第４図と等価なインタフェイス回路をチップ数２個で
構成できる。
従ってこの場合には第４図に比しチップ数が
２Ｚ ｚ＝２．個
低減（端数切上げで、実際は１個低減）できる。
尚、第７図の例ではレジスタＲＥＧ、〜ＲＥＧ３にデー
タを書込むためにトライステートレベルをＴＴＬレベル
に変換するバッファＢＵＦ３を設けているが、第８図に
示すように他の回路、例えばキャラクタジェネレータＣ
Ｇに対し双方向ゲートＤ／Ｒが設けられている場合には
特に逆方向のバッファＢＵＦ３を設ける必要はない。
タを書込むためにトライステートレベルをＴＴＬレベル
に変換するバッファＢＵＦ３を設けているが、第８図に
示すように他の回路、例えばキャラクタジェネレータＣ
Ｇに対し双方向ゲートＤ／Ｒが設けられている場合には
特に逆方向のバッファＢＵＦ３を設ける必要はない。
また、第７図はバッファＢＵＦ１． ＢＵＦ２の各並列
出力を独立して共通バス線ＢＵＳに導いているが、イン
タフェイス回路ＩＦ内で予め対応するものをワイアード
オアで合威し、それを本例の場合には４本の線で共通バ
ス線に接続するようにしてもよい。
出力を独立して共通バス線ＢＵＳに導いているが、イン
タフェイス回路ＩＦ内で予め対応するものをワイアード
オアで合威し、それを本例の場合には４本の線で共通バ
ス線に接続するようにしてもよい。
第８図はこれを簡略的に図示したものでもある。
さらに図示しないがレジスタが４個の場合（１咄力）に
は２２のバッファチップが必要となるが、マルチプレフ
サを用いる場合よりチップ数は ３２−２２＝１個 ３ 少なくて済み、またレジスタが５個（２咄力）の場合に
はチップ数が ２ １ １ ４ａ ３ａ＝ｌａ個 少なくて済む。
は２２のバッファチップが必要となるが、マルチプレフ
サを用いる場合よりチップ数は ３２−２２＝１個 ３ 少なくて済み、またレジスタが５個（２咄力）の場合に
はチップ数が ２ １ １ ４ａ ３ａ＝ｌａ個 少なくて済む。
この様に出力信号数が増すにつれてチップ数の減少効果
が顕著となる。
が顕著となる。
また選択信号はバッファに関するものだけなので、マル
チプレクサの選択信号を含む従来のインタフェイス方式
より周辺回路構成が簡略化される。
チプレクサの選択信号を含む従来のインタフェイス方式
より周辺回路構成が簡略化される。
以上述べたように本考案によれば、インタフェイス回路
の構成を簡略化することができ、特に使用するＩＣチッ
プ数を低減できる利点がある。
の構成を簡略化することができ、特に使用するＩＣチッ
プ数を低減できる利点がある。
第１図は平行配線式共通バスを用いたシステムの概略図
、第２図ａ、 ｂは従来のインタフェイス回路の基本構
成図および等価回路図、第３図および第４図は従来のイ
ンタフェイス回路の具体例を示す構成図、第５図は本考
案のインタフェイス回路の基本構成図、第６図〜第８図
は本考案の異なる実施例を示す構成図である。 図中、ＢＵＳは平行配線式共通バス線、ＲＥＧ□〜ＲＥ
Ｇ３は出力レジスタ、ＢＵＦはトライステートバッファ
、Ｗはインタフェイス回路である。
、第２図ａ、 ｂは従来のインタフェイス回路の基本構
成図および等価回路図、第３図および第４図は従来のイ
ンタフェイス回路の具体例を示す構成図、第５図は本考
案のインタフェイス回路の基本構成図、第６図〜第８図
は本考案の異なる実施例を示す構成図である。 図中、ＢＵＳは平行配線式共通バス線、ＲＥＧ□〜ＲＥ
Ｇ３は出力レジスタ、ＢＵＦはトライステートバッファ
、Ｗはインタフェイス回路である。
Claims (1)
- 出力形式がトライステートの平行配線式共通バス線（Ｂ
ｕｓ）と、出力がＴｒＬレベルの複数のレジスタと、該
複数のレジスタとバス線との間に各信号対応で設けられ
たトライステートバッファ（ＢＵＦ）と、これらのトラ
イステートバッファに接続され、各レジスタを指定する
ための選択信号Ｓ２１．Ｓ２□が供給される信号線とを
備え、各レジスタを指定する信号でトライステートバッ
ファが選択的にバス線に接続されることを特徴とする出
力直接選択型インクフェイス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1980059359U JPS6028968Y2 (ja) | 1980-04-30 | 1980-04-30 | 出力直接選択型インタフェィス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1980059359U JPS6028968Y2 (ja) | 1980-04-30 | 1980-04-30 | 出力直接選択型インタフェィス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56164324U JPS56164324U (ja) | 1981-12-05 |
| JPS6028968Y2 true JPS6028968Y2 (ja) | 1985-09-03 |
Family
ID=29653836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1980059359U Expired JPS6028968Y2 (ja) | 1980-04-30 | 1980-04-30 | 出力直接選択型インタフェィス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6028968Y2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4947211A (ja) * | 1972-04-14 | 1974-05-07 | ||
| JPS5241113A (en) * | 1975-09-30 | 1977-03-30 | Nippon Steel Corp | Ferritic stainless steel having high toughness and high corrosion resi stance |
| JPS5389816A (en) * | 1977-01-14 | 1978-08-08 | Thyssen Edelstahlwerke Ag | Ferriteebased corrosionnresistant chromee molybdenummnickel steel |
-
1980
- 1980-04-30 JP JP1980059359U patent/JPS6028968Y2/ja not_active Expired
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4947211A (ja) * | 1972-04-14 | 1974-05-07 | ||
| JPS5241113A (en) * | 1975-09-30 | 1977-03-30 | Nippon Steel Corp | Ferritic stainless steel having high toughness and high corrosion resi stance |
| JPS5389816A (en) * | 1977-01-14 | 1978-08-08 | Thyssen Edelstahlwerke Ag | Ferriteebased corrosionnresistant chromee molybdenummnickel steel |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56164324U (ja) | 1981-12-05 |
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