JPH06348378A - レジスタ未使用ビット処理回路 - Google Patents
レジスタ未使用ビット処理回路Info
- Publication number
- JPH06348378A JPH06348378A JP13191093A JP13191093A JPH06348378A JP H06348378 A JPH06348378 A JP H06348378A JP 13191093 A JP13191093 A JP 13191093A JP 13191093 A JP13191093 A JP 13191093A JP H06348378 A JPH06348378 A JP H06348378A
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- JP
- Japan
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- bus
- line
- circuit
- bus driver
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Abstract
(57)【要約】
【目的】 レジスタ未使用ビット処理回路に関し、複数
ある未使用ビット用のバスドライバを１つの新しいバス
ドライバで共通化して、回路規模を縮小することを目的
とする。 【構成】 未使用ビットに共通する数のバスドライバ４
を各レジスタ１から除去し、その代わりに、単一のレジ
スタ１２を新たに設けるとともに、そのレジスタ１２に
チップセレクト信号xcs2,xcs3,xcs4を入力するオア回路
１３を設け、未使用ビットを除去したレジスタ１のチッ
プセレクト信号xcs2,xcs3,xcs4をオア回路１３に入力
し、オア回路１３からの出力信号を新たに設けたレジス
タ１２のバスドライバ４のイネーブル端子５に入力する
よう構成する。
ある未使用ビット用のバスドライバを１つの新しいバス
ドライバで共通化して、回路規模を縮小することを目的
とする。 【構成】 未使用ビットに共通する数のバスドライバ４
を各レジスタ１から除去し、その代わりに、単一のレジ
スタ１２を新たに設けるとともに、そのレジスタ１２に
チップセレクト信号xcs2,xcs3,xcs4を入力するオア回路
１３を設け、未使用ビットを除去したレジスタ１のチッ
プセレクト信号xcs2,xcs3,xcs4をオア回路１３に入力
し、オア回路１３からの出力信号を新たに設けたレジス
タ１２のバスドライバ４のイネーブル端子５に入力する
よう構成する。
Description
【０００１】
【産業上の利用分野】この発明は、レジスタの未使用ビ
ットを一括処理するレジスタ未使用ビット処理回路に関
する。
ットを一括処理するレジスタ未使用ビット処理回路に関
する。
【０００２】
【従来の技術】近年のコンピュータシステムの多機能化
に伴い、レジスタの増加が生じ、それに伴い未使用ビッ
トも増加し、その処理に大規模な回路が必要となってい
る。このため、不必要に回路を増やさずに処理すること
が要求されている。
に伴い、レジスタの増加が生じ、それに伴い未使用ビッ
トも増加し、その処理に大規模な回路が必要となってい
る。このため、不必要に回路を増やさずに処理すること
が要求されている。
【０００３】図２は従来のレジスタシステムの構成を示
す回路図である。この図において、２１は入出力ライン
２２，２３がそれぞれ設けられたレジスタである。この
レジスタ２１は複数設けられている。そして、各レジス
タ２１は、Ｄ0からＤ7までの８ビットのバスドライバ２
４を有し、そのバスドライバ２４のイネーブル端子２５
にチップセレクト信号xcs1〜xcs4を受けることにより、
８ビットのデータを出力ライン２３から出力する。
す回路図である。この図において、２１は入出力ライン
２２，２３がそれぞれ設けられたレジスタである。この
レジスタ２１は複数設けられている。そして、各レジス
タ２１は、Ｄ0からＤ7までの８ビットのバスドライバ２
４を有し、そのバスドライバ２４のイネーブル端子２５
にチップセレクト信号xcs1〜xcs4を受けることにより、
８ビットのデータを出力ライン２３から出力する。
【０００４】２６は各レジスタ２１の出力ライン２３か
らのデータをバスライン２７を介して受けるＣＰＵ、２
８はバスライン２７の各ライン毎に設けられたプルアッ
プ抵抗である。破線で囲んで示す２９は各レジスタ２１
の未使用ビットである。
らのデータをバスライン２７を介して受けるＣＰＵ、２
８はバスライン２７の各ライン毎に設けられたプルアッ
プ抵抗である。破線で囲んで示す２９は各レジスタ２１
の未使用ビットである。
【０００５】この図に示すように、従来のレジスタシス
テムにおいては、未使用ビットは、各ビット毎にバスド
ライバ２４を用いてローに固定するか、または、プルア
ップ抵抗２８でハイに固定するかの何れかであった。
テムにおいては、未使用ビットは、各ビット毎にバスド
ライバ２４を用いてローに固定するか、または、プルア
ップ抵抗２８でハイに固定するかの何れかであった。
【０００６】
【発明が解決しようとする課題】しかしながら、これら
の未使用ビット全てについて、各ビット毎にバスドライ
バ２４を用いてローに固定するようにした場合には、不
必要にバスドライバ２４が増えてしまう。また、プルア
ップ抵抗２８でハイに固定するようにした場合には、ア
クティブハイの時、バスライン２７に不都合が生じる。
の未使用ビット全てについて、各ビット毎にバスドライ
バ２４を用いてローに固定するようにした場合には、不
必要にバスドライバ２４が増えてしまう。また、プルア
ップ抵抗２８でハイに固定するようにした場合には、ア
クティブハイの時、バスライン２７に不都合が生じる。
【０００７】この発明は、このような事情を考慮してな
されたもので、複数ある未使用ビット用のバスドライバ
を１つの新しいバスドライバで共通化し、各レジスタの
チップセレクト信号を用いてその新しいバスドライバを
制御することにより、バスドライバを増加させることな
く、未使用ビットをリードした時にローが出力されるよ
うにした、レジスタ未使用ビット処理回路を提供するも
のである。
されたもので、複数ある未使用ビット用のバスドライバ
を１つの新しいバスドライバで共通化し、各レジスタの
チップセレクト信号を用いてその新しいバスドライバを
制御することにより、バスドライバを増加させることな
く、未使用ビットをリードした時にローが出力されるよ
うにした、レジスタ未使用ビット処理回路を提供するも
のである。
【０００８】
【課題を解決するための手段】この発明は、図１に示す
ように、入出力ライン２，３がそれぞれ設けられた規定
ビット数のバスドライバ４を有し、そのバスドライバ４
のイネーブル端子５にチップセレクト信号xcs1,xcs2,xc
s3,xcs4 を受けることにより、規定ビット数のデータを
出力ライン３から出力する複数のレジスタ１と、各レジ
スタ１の出力ライン３からのデータをバスライン７を介
して受けるＣＰＵ６と、バスライン７に設けられたプル
アップ抵抗８とを備えたレジスタシステムにおいて、未
使用ビットに共通する数のバスドライバ４を各レジスタ
１から除去し、その代わりに、未使用ビットに共通する
数と同数のバスドライバ４を有する単一のレジスタ１２
を新たに設けるとともに、そのレジスタ１２にチップセ
レクト信号xcs2,xcs3,xcs4を入力するオア回路１３を設
け、新たに設けたレジスタ１２の各バスドライバ４の出
力ライン３を、バスライン７の各線に接続するととも
に、それら各バスドライバ４の入力ライン２をグランド
に接続し、未使用ビットを除去したレジスタ１のチップ
セレクト信号xcs2,xcs3,xcs4をオア回路１３に入力し、
オア回路１３からの出力信号を新たに設けたレジスタ１
２のバスドライバ４のイネーブル端子５に入力すること
を特徴とするレジスタ未使用ビット処理回路である。
ように、入出力ライン２，３がそれぞれ設けられた規定
ビット数のバスドライバ４を有し、そのバスドライバ４
のイネーブル端子５にチップセレクト信号xcs1,xcs2,xc
s3,xcs4 を受けることにより、規定ビット数のデータを
出力ライン３から出力する複数のレジスタ１と、各レジ
スタ１の出力ライン３からのデータをバスライン７を介
して受けるＣＰＵ６と、バスライン７に設けられたプル
アップ抵抗８とを備えたレジスタシステムにおいて、未
使用ビットに共通する数のバスドライバ４を各レジスタ
１から除去し、その代わりに、未使用ビットに共通する
数と同数のバスドライバ４を有する単一のレジスタ１２
を新たに設けるとともに、そのレジスタ１２にチップセ
レクト信号xcs2,xcs3,xcs4を入力するオア回路１３を設
け、新たに設けたレジスタ１２の各バスドライバ４の出
力ライン３を、バスライン７の各線に接続するととも
に、それら各バスドライバ４の入力ライン２をグランド
に接続し、未使用ビットを除去したレジスタ１のチップ
セレクト信号xcs2,xcs3,xcs4をオア回路１３に入力し、
オア回路１３からの出力信号を新たに設けたレジスタ１
２のバスドライバ４のイネーブル端子５に入力すること
を特徴とするレジスタ未使用ビット処理回路である。
【０００９】
【作用】この発明によれば、各レジスタ１からは、未使
用ビットに共通する数のバスドライバ４を除去し、その
代わりに、未使用ビットに共通する数と同数のバスドラ
イバ４を有する単一のレジスタ１２を新たに設ける。ま
た、そのレジスタ１２に対し、チップセレクト信号xcs
2,xcs3,xcs4を入力するオア回路１３を設ける。
用ビットに共通する数のバスドライバ４を除去し、その
代わりに、未使用ビットに共通する数と同数のバスドラ
イバ４を有する単一のレジスタ１２を新たに設ける。ま
た、そのレジスタ１２に対し、チップセレクト信号xcs
2,xcs3,xcs4を入力するオア回路１３を設ける。
【００１０】そして、新たに設けたレジスタ１２の各バ
スドライバ４の出力ライン３は、バス７の各線に接続
し、入力ライン２はグランドに接続する。また、オア回
路１３には、未使用ビットの除去されたレジスタ１のチ
ップセレクト信号xcs2,xcs3,xcs4を入力し、オアがとら
れた後のオア回路１３からの出力は、新たに設けたレジ
スタ１２のバスドライバ４のイネーブル端子５に入力す
る。
スドライバ４の出力ライン３は、バス７の各線に接続
し、入力ライン２はグランドに接続する。また、オア回
路１３には、未使用ビットの除去されたレジスタ１のチ
ップセレクト信号xcs2,xcs3,xcs4を入力し、オアがとら
れた後のオア回路１３からの出力は、新たに設けたレジ
スタ１２のバスドライバ４のイネーブル端子５に入力す
る。
【００１１】これを具体的に述べれば、例えば図２に示
すように、第２と第３と第４のレジスタ２１について
は、未使用ビットが４ビットずつ存在するので、第２と
第３と第４のレジスタ２１から、それぞれ４ビットずつ
のバスドライバ２４を除去し、その代わりに、図１に示
すように、４ビットのバスドライバ４を有する単一のレ
ジスタ１２を新たに設ける。そして、この４ビットのバ
スドライバ４の出力ライン３はバスライン７の各線に接
続し、入力ライン２はグランドに接続する。
すように、第２と第３と第４のレジスタ２１について
は、未使用ビットが４ビットずつ存在するので、第２と
第３と第４のレジスタ２１から、それぞれ４ビットずつ
のバスドライバ２４を除去し、その代わりに、図１に示
すように、４ビットのバスドライバ４を有する単一のレ
ジスタ１２を新たに設ける。そして、この４ビットのバ
スドライバ４の出力ライン３はバスライン７の各線に接
続し、入力ライン２はグランドに接続する。
【００１２】また、オア回路１３には、第２と第３と第
４のレジスタ１にそれぞれ入力される３本のチップセレ
クト信号xcs2,xcs3,xcs4を入力して、そのオアをとり、
そのオアをとった結果の出力信号を新たに設けたレジス
タ１２のイネーブル端子５に入力する。
４のレジスタ１にそれぞれ入力される３本のチップセレ
クト信号xcs2,xcs3,xcs4を入力して、そのオアをとり、
そのオアをとった結果の出力信号を新たに設けたレジス
タ１２のイネーブル端子５に入力する。
【００１３】したがって、上記の例であれば、第２と第
３と第４のレジスタから４個ずつ、合計１２個のバスド
ライバを除去し、その代わりに、４個のバスドライバを
有する単一のレジスタを設けるので、バスドライバの増
加を防止することができる。また、チップセレクト信号
のオアをとっているので、第２、第３、第４のいずれの
レジスタからデータがリードされた時でも、未使用ビッ
ト分については、その新たに設けたレジスタのバスドラ
イバから、常にグランド出力であるローを出力すること
ができる。
３と第４のレジスタから４個ずつ、合計１２個のバスド
ライバを除去し、その代わりに、４個のバスドライバを
有する単一のレジスタを設けるので、バスドライバの増
加を防止することができる。また、チップセレクト信号
のオアをとっているので、第２、第３、第４のいずれの
レジスタからデータがリードされた時でも、未使用ビッ
ト分については、その新たに設けたレジスタのバスドラ
イバから、常にグランド出力であるローを出力すること
ができる。
【００１４】
【実施例】以下、図面に示す実施例に基づいてこの発明
を詳述する。なお、これによってこの発明が限定される
ものではない。
を詳述する。なお、これによってこの発明が限定される
ものではない。
【００１５】図１は本発明の一実施例の構成を示す回路
図である。この図において、１は複数設けられたレジス
タである。第１レジスタ１は、入力ライン２と出力ライ
ン３がそれぞれ設けられたＤ0からＤ7までの８ビットの
数の３ステートバスドライバ４を有している。
図である。この図において、１は複数設けられたレジス
タである。第１レジスタ１は、入力ライン２と出力ライ
ン３がそれぞれ設けられたＤ0からＤ7までの８ビットの
数の３ステートバスドライバ４を有している。
【００１６】第２レジスタ１、第３レジスタ１及び第４
レジスタ１は、入力ライン２と出力ライン３がそれぞれ
設けられたＤ0からＤ3までの４ビットの数の３ステート
バスドライバ４を有している。
レジスタ１は、入力ライン２と出力ライン３がそれぞれ
設けられたＤ0からＤ3までの４ビットの数の３ステート
バスドライバ４を有している。
【００１７】第１レジスタ１は、３ステートバスドライ
バ４のイネーブル端子５にチップセレクト信号xcs1を受
けることにより、Ｄ0からＤ7までの８ビットの数のデー
タを出力ライン３から出力する。第２レジスタ１、第３
レジスタ１及び第４レジスタ１は、３ステートバスドラ
イバ４のイネーブル端子５に各チップセレクト信号xcs
2,xcs3,xcs4を受けることにより、Ｄ0からＤ3までの４
ビットの数データを出力ライン３から出力する。
バ４のイネーブル端子５にチップセレクト信号xcs1を受
けることにより、Ｄ0からＤ7までの８ビットの数のデー
タを出力ライン３から出力する。第２レジスタ１、第３
レジスタ１及び第４レジスタ１は、３ステートバスドラ
イバ４のイネーブル端子５に各チップセレクト信号xcs
2,xcs3,xcs4を受けることにより、Ｄ0からＤ3までの４
ビットの数データを出力ライン３から出力する。
【００１８】６は各レジスタ１の出力ライン３からのデ
ータをバスライン７を介して受けるＣＰＵ、８はバスラ
イン７の各線毎に設けられたプルアップ抵抗である。
ータをバスライン７を介して受けるＣＰＵ、８はバスラ
イン７の各線毎に設けられたプルアップ抵抗である。
【００１９】バスライン７はアクティブハイの信号であ
る。また、各レジスタ１のチップセレクト信号xcs1,xcs
2,xcs3,xcs4は負論理のチップセレクトであり、アクテ
ィブローの信号である。３ステートイバスドライバ４と
しては、ＬＳ２４４，ＬＳ２４０などが用いられる。
る。また、各レジスタ１のチップセレクト信号xcs1,xcs
2,xcs3,xcs4は負論理のチップセレクトであり、アクテ
ィブローの信号である。３ステートイバスドライバ４と
しては、ＬＳ２４４，ＬＳ２４０などが用いられる。
【００２０】１１はレジスタ未使用ビット処理回路であ
る。このレジスタ未使用ビット処理回路１１には、入力
ライン２と出力ライン３がそれぞれ設けられたＤ4から
Ｄ7までの４ビットの数の３ステートバスドライバ４を
有する単一のレジスタ１２が配置されている。このレジ
スタ１２は、第２から第４までのレジスタ１のＤ4から
Ｄ7までの３ステートバスドライバ４が未使用であるの
で、これらの未使用ビットに共通するＤ4からＤ7までの
４ビット分の３ステートバスドライバ４を、第２から第
４までのレジスタ１から除去し、その代わりとして設け
たものである。
る。このレジスタ未使用ビット処理回路１１には、入力
ライン２と出力ライン３がそれぞれ設けられたＤ4から
Ｄ7までの４ビットの数の３ステートバスドライバ４を
有する単一のレジスタ１２が配置されている。このレジ
スタ１２は、第２から第４までのレジスタ１のＤ4から
Ｄ7までの３ステートバスドライバ４が未使用であるの
で、これらの未使用ビットに共通するＤ4からＤ7までの
４ビット分の３ステートバスドライバ４を、第２から第
４までのレジスタ１から除去し、その代わりとして設け
たものである。
【００２１】１３はチップセレクト信号xcs2,xcs3,xcs4
を制御して、レジスタ１２に入力する反転入力端子付き
ＮＯＲ回路である。
を制御して、レジスタ１２に入力する反転入力端子付き
ＮＯＲ回路である。
【００２２】レジスタ１２の各３ステートバスドライバ
４の出力ライン３は、バスライン７の各線に接続されて
おり、入力ライン２は“０”ボルト（０Ｖ）としてグラ
ンドに接続されている。
４の出力ライン３は、バスライン７の各線に接続されて
おり、入力ライン２は“０”ボルト（０Ｖ）としてグラ
ンドに接続されている。
【００２３】チップセレクト信号xcs2,xcs3,xcs4は、第
２レジスタ１、第３レジスタ１、第４レジスタ１にそれ
ぞれ入力され、それと同時にＮＯＲ回路１３にも入力さ
れる。ＮＯＲ回路１３では、チップセレクト信号xcs2,x
cs3,xcs4のオア条件をとり、この出力信号をレジスタ１
２の３ステートバスドライバ４のイネーブル端子５に入
力する。
２レジスタ１、第３レジスタ１、第４レジスタ１にそれ
ぞれ入力され、それと同時にＮＯＲ回路１３にも入力さ
れる。ＮＯＲ回路１３では、チップセレクト信号xcs2,x
cs3,xcs4のオア条件をとり、この出力信号をレジスタ１
２の３ステートバスドライバ４のイネーブル端子５に入
力する。
【００２４】この発明のレジスタ未使用ビット処理回路
１１を、従来との比較で述べれば、図２の破線で囲んだ
各レジスタ２１の未使用ビット２９の部分を、レジスタ
未使用ビット処理回路１１で処理していることとなる。
１１を、従来との比較で述べれば、図２の破線で囲んだ
各レジスタ２１の未使用ビット２９の部分を、レジスタ
未使用ビット処理回路１１で処理していることとなる。
【００２５】すなわち、Ｄ4からＤ7までの３ステートバ
スドライバ４は、第２，第３，第４レジスタ１に共通し
て未使用なので、これらをまとめてレジスタ１２とし、
レジスタ１２の３ステートバスドライバ４の出力ライン
３を、バスライン７のＤ4からＤ7に対応する線に接続
し、入力ライン２はローに固定するようにしている。
スドライバ４は、第２，第３，第４レジスタ１に共通し
て未使用なので、これらをまとめてレジスタ１２とし、
レジスタ１２の３ステートバスドライバ４の出力ライン
３を、バスライン７のＤ4からＤ7に対応する線に接続
し、入力ライン２はローに固定するようにしている。
【００２６】第２，第３，第４レジスタ１のチップセレ
クト信号xcs2,xcs3,xcs4は、ＮＯＲ回路１３にも入力
し、そのＮＯＲ回路１３からの出力を、レジスタ１２の
３ステートバスドライバ４のイネーブル端子５に入力す
る。これにより、第２から第４までのレジスタ１からデ
ータがリードされる時には、Ｄ4からＤ7までのビットに
ついては、ＮＯＲ回路１３の制御により常にローが出力
される。
クト信号xcs2,xcs3,xcs4は、ＮＯＲ回路１３にも入力
し、そのＮＯＲ回路１３からの出力を、レジスタ１２の
３ステートバスドライバ４のイネーブル端子５に入力す
る。これにより、第２から第４までのレジスタ１からデ
ータがリードされる時には、Ｄ4からＤ7までのビットに
ついては、ＮＯＲ回路１３の制御により常にローが出力
される。
【００２７】このようにして、未使用ビットであるＤ4
からＤ7までの３ステートバスドライバ４をまとめて、
単一のレジスタ１２として配置し、その３ステートバス
ドライバ４をＮＯＲ回路１３で制御することにより、回
路規模を従来よりも縮小することができる。
からＤ7までの３ステートバスドライバ４をまとめて、
単一のレジスタ１２として配置し、その３ステートバス
ドライバ４をＮＯＲ回路１３で制御することにより、回
路規模を従来よりも縮小することができる。
【００２８】
【発明の効果】以上説明した様に、本発明によれば、未
使用ビットのバスドライバをまとめて一括で処理するよ
うにしたので、回路規模を従来よりも削減することが可
能となる。
使用ビットのバスドライバをまとめて一括で処理するよ
うにしたので、回路規模を従来よりも削減することが可
能となる。
【図１】本発明の一実施例の構成を示す回路図である。
【図２】従来のレジスタシステムの構成を示す回路図で
ある。
ある。
１ レジスタ ２ 入力ライン ３ 出力ライン ４ ３ステートバスドライバ ５ イネーブル端子 ６ ＣＰＵ ７ バスライン ８ プルアップ抵抗 １１ レジスタ未使用ビット処理回路 １２ 単一のレジスタ １３ 反転入力端子付きＮＯＲ回路
Claims (1)
- 【請求項１】 入出力ライン（２，３）がそれぞれ設け
られた規定ビット数のバスドライバ（４）を有し、その
バスドライバ（４）のイネーブル端子（５）にチップセ
レクト信号（xcs1,xcs2,xcs3,xcs4 ）を受けることによ
り、規定ビット数のデータを出力ライン（３）から出力
する複数のレジスタ（１）と、各レジスタ（１）の出力
ライン（３）からのデータをバスライン（７）を介して
受けるＣＰＵ（６）と、バスライン（７）に設けられた
プルアップ抵抗（８）とを備えたレジスタシステムにお
いて、 未使用ビットに共通する数のバスドライバ（４）を各レ
ジスタ（１）から除去し、その代わりに、未使用ビット
に共通する数と同数のバスドライバ（４）を有する単一
のレジスタ（１２）を新たに設けるとともに、そのレジ
スタ（１２）にチップセレクト信号（xcs2,xcs3,xcs4）
を入力するオア回路（１３）を設け、 新たに設けたレジスタ（１２）の各バスドライバ（４）
の出力ライン（３）を、バスライン（７）の各線に接続
するとともに、それら各バスドライバ（４）の入力ライ
ン（２）をグランドに接続し、未使用ビットを除去した
レジスタ（１）のチップセレクト信号（xcs2,xcs3,xcs
4）をオア回路（１３）に入力し、オア回路（１３）か
らの出力信号を新たに設けたレジスタ（１２）のバスド
ライバ（４）のイネーブル端子（５）に入力することを
特徴とするレジスタ未使用ビット処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13191093A JPH06348378A (ja) | 1993-06-02 | 1993-06-02 | レジスタ未使用ビット処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13191093A JPH06348378A (ja) | 1993-06-02 | 1993-06-02 | レジスタ未使用ビット処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06348378A true JPH06348378A (ja) | 1994-12-22 |
Family
ID=15069042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13191093A Withdrawn JPH06348378A (ja) | 1993-06-02 | 1993-06-02 | レジスタ未使用ビット処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06348378A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0798764B1 (en) * | 1996-03-28 | 2004-10-20 | NEC Compound Semiconductor Devices, Ltd. | Hollow package manufacturing apparatus |
| US8214659B2 (en) | 2007-08-20 | 2012-07-03 | Funai Electric Co., Ltd. | Communication device having pull-up voltage supply circuit supplying pull-up voltage via one power supply during standby state and another power supply during power-on state |
-
1993
- 1993-06-02 JP JP13191093A patent/JPH06348378A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0798764B1 (en) * | 1996-03-28 | 2004-10-20 | NEC Compound Semiconductor Devices, Ltd. | Hollow package manufacturing apparatus |
| US8214659B2 (en) | 2007-08-20 | 2012-07-03 | Funai Electric Co., Ltd. | Communication device having pull-up voltage supply circuit supplying pull-up voltage via one power supply during standby state and another power supply during power-on state |
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| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000905 |