JPH0738169B2 - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPH0738169B2 JPH0738169B2 JP63111100A JP11110088A JPH0738169B2 JP H0738169 B2 JPH0738169 B2 JP H0738169B2 JP 63111100 A JP63111100 A JP 63111100A JP 11110088 A JP11110088 A JP 11110088A JP H0738169 B2 JPH0738169 B2 JP H0738169B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は並列書き込み直列読出し型のメモリ装置に関す
るものである。
るものである。
従来の技術 従来からワンチップのマイクロプロセッサなどにおいて
多用されているシリアルデータの通信装置では、シフト
レジスタとシフトカウンタ、さらにはバッファレジスタ
によって構成され、その典型的な例が特公昭60−58482
号公報に示されている。それによればシリアルデータの
送信を行なうには、データバスからバッファレジスタに
１フレーム分のデータ（多くの場合４ビットまたは８ビ
ットが１フレームとなる。）を転送したうえで、シフト
レジスタから直列データを送出するようにしている。
多用されているシリアルデータの通信装置では、シフト
レジスタとシフトカウンタ、さらにはバッファレジスタ
によって構成され、その典型的な例が特公昭60−58482
号公報に示されている。それによればシリアルデータの
送信を行なうには、データバスからバッファレジスタに
１フレーム分のデータ（多くの場合４ビットまたは８ビ
ットが１フレームとなる。）を転送したうえで、シフト
レジスタから直列データを送出するようにしている。
発明が解決しようとする課題 しかしながら上記の構成では、一度に数フレーム分のデ
ータ群を送信するにはバッファレジスタを複数組用意し
なければならず、並列データの入出力部分での配線が増
加するという問題点を有していた。
ータ群を送信するにはバッファレジスタを複数組用意し
なければならず、並列データの入出力部分での配線が増
加するという問題点を有していた。
本発明は上記問題点に鑑み、数フレーム分の直列データ
を連続して送信する場合にも、データの入出力部の配線
が増加しないバッファレジスタ群の実現、より具体的に
は、配線数が少なく、複数フレーム分のデータが格納で
き、直列データの取り出しもできるメモリ装置を提供す
ることを目的としている。
を連続して送信する場合にも、データの入出力部の配線
が増加しないバッファレジスタ群の実現、より具体的に
は、配線数が少なく、複数フレーム分のデータが格納で
き、直列データの取り出しもできるメモリ装置を提供す
ることを目的としている。
課題を解決するための手段 前記した課題を解決するために本発明のメモリ装置で
は、データ格納ビットを複数個配置して構成されたフレ
ームのビット位置を選択するデコーダと、データ格納ビ
ットにそれぞれ接続された複数のビット選択線路と、デ
ータの書き込み時にはビット選択線路に並列データを供
給するとともに、データの出力時には前記ビット選択線
路にデコーダを接続する線路切り換え手段を備えてい
る。
は、データ格納ビットを複数個配置して構成されたフレ
ームのビット位置を選択するデコーダと、データ格納ビ
ットにそれぞれ接続された複数のビット選択線路と、デ
ータの書き込み時にはビット選択線路に並列データを供
給するとともに、データの出力時には前記ビット選択線
路にデコーダを接続する線路切り換え手段を備えてい
る。
作 用 本発明では前記した構成によって、並列データの書き込
みとデータ出力時のビット位置の選択が共通の線路を介
して行なわれて、これらの動作を行なわせるための配線
数が大幅に軽減される。
みとデータ出力時のビット位置の選択が共通の線路を介
して行なわれて、これらの動作を行なわせるための配線
数が大幅に軽減される。
実 施 例 以下、本発明の実施例について図面を参照しながら説明
する。
する。
第１図は本発明の一実施例におけるメモリ装置の回路構
成図を示したものであり、第１フレーム100はデータ格
納ビット110,120,130,140,150,160,170,180によって構
成されている。データ格納ビット110はインバータ111と
３ステートインバータ112による単位メモリセルと、こ
の単位メモリセルの出力をSX端子に送出する３ステート
インバータ113と、インバータ111に書き込みデータを伝
達する３ステートバッファ114と、３ステートバッファ1
14がアクティブ状態のときには３ステートインバータ11
2の出力をハイインピーダンス状態にさせるインバータ1
15と、X0端子,X1端子,X2端子、Y0端子,Y1端子に供給さ
れるデータによって第１エリアの第８ビットが選ばれた
ときに３ステートインバータ113をアクティブ状態にす
るANDゲート116によって構成され、データ格納ビット12
0〜180も同一の構成となっている。また、第１フレーム
100と同様に第２フレーム200,第３フレーム300が構成さ
れている。
成図を示したものであり、第１フレーム100はデータ格
納ビット110,120,130,140,150,160,170,180によって構
成されている。データ格納ビット110はインバータ111と
３ステートインバータ112による単位メモリセルと、こ
の単位メモリセルの出力をSX端子に送出する３ステート
インバータ113と、インバータ111に書き込みデータを伝
達する３ステートバッファ114と、３ステートバッファ1
14がアクティブ状態のときには３ステートインバータ11
2の出力をハイインピーダンス状態にさせるインバータ1
15と、X0端子,X1端子,X2端子、Y0端子,Y1端子に供給さ
れるデータによって第１エリアの第８ビットが選ばれた
ときに３ステートインバータ113をアクティブ状態にす
るANDゲート116によって構成され、データ格納ビット12
0〜180も同一の構成となっている。また、第１フレーム
100と同様に第２フレーム200,第３フレーム300が構成さ
れている。
一方、第１フレーム100,第２フレーム200,第３フレーム
300を構成する各データ格納ビットに接続されるビット
選択線路群400には線路切り換えスイッチ群500の出力側
が接続され、線路切り換えスイッチ群500を構成する３
ステートバッファ501〜508の入力側にはそれぞれD0端子
〜D7端子が接続され、３ステートバッファ511〜518の入
力側にはデコーダ600の出力が供給されている。
300を構成する各データ格納ビットに接続されるビット
選択線路群400には線路切り換えスイッチ群500の出力側
が接続され、線路切り換えスイッチ群500を構成する３
ステートバッファ501〜508の入力側にはそれぞれD0端子
〜D7端子が接続され、３ステートバッファ511〜518の入
力側にはデコーダ600の出力が供給されている。
なお、第１図において、データの書き込み時には、D0端
子〜D7端子に第１フレーム100〜第３フレーム300に書き
込むための並列データが供給され、P0端子,P1端子に第
１フレーム100〜第３フレーム300のひとつを選択するた
めの２ビットのデータが供給されるとともに、LOAD端子
のレベルが一時的に“1"に移行させられる。また、SX端
子からの直列データの出力時には、Y0端子,Y1端子に第
１フレーム100〜第３フレーム300のひとつを選択するた
めの２ビットのデータが供給され、X0端子,X1端子,X2端
子には選択されたフレームのビット位置を指定する３ビ
ットのデータが供給される。
子〜D7端子に第１フレーム100〜第３フレーム300に書き
込むための並列データが供給され、P0端子,P1端子に第
１フレーム100〜第３フレーム300のひとつを選択するた
めの２ビットのデータが供給されるとともに、LOAD端子
のレベルが一時的に“1"に移行させられる。また、SX端
子からの直列データの出力時には、Y0端子,Y1端子に第
１フレーム100〜第３フレーム300のひとつを選択するた
めの２ビットのデータが供給され、X0端子,X1端子,X2端
子には選択されたフレームのビット位置を指定する３ビ
ットのデータが供給される。
以上のように構成されたメモリ装置について、第１図の
構成図および第２図に示した主要部のタイミングチャー
トをもとにその動作を説明する。
構成図および第２図に示した主要部のタイミングチャー
トをもとにその動作を説明する。
まず、第２図Ａはシリアルデータの送信のためのクロッ
ク信号波形、第２図B,C,DはそれぞれX0端子,X1端子,X2
端子に供給される信号波形、第２図E,FはそれぞれY0端
子,Y1端子に供給される信号波形、第２図ＧはSX端子か
らの出力データの変化のもようをそれぞれ示したもので
ある。
ク信号波形、第２図B,C,DはそれぞれX0端子,X1端子,X2
端子に供給される信号波形、第２図E,FはそれぞれY0端
子,Y1端子に供給される信号波形、第２図ＧはSX端子か
らの出力データの変化のもようをそれぞれ示したもので
ある。
さて、第１フレーム100に並列データの書き込みを行な
うには、P0端子,P1端子のレベルをそれぞれ“1",“0"に
設定し、D0〜D7端子に送信データを供給したうえで、さ
らに、LOAD端子のレベルを一時的に、“1"に移行させ
る。これら一連の操作の操作によって、ANDゲート１の
出力レベルが“1"に移行し、D7端子のレベルを伝達する
３ステートバッファ508もアクティブ状態となり、反対
に、デコーダ600を構成するANDゲート608の出力レベル
を伝達する３ステートバッファ518の出力はハイインピ
ーダンス状態となる。その結果、データ格納ビット110
についていえば、３ステートインバータ112の出力はハ
イインピーダンス状態となって、反対に、３ステートバ
ッファ114がアクティブ状態となり、D7端子のレベルを
インバータ111に伝達してデータの書き込みが完了す
る。
うには、P0端子,P1端子のレベルをそれぞれ“1",“0"に
設定し、D0〜D7端子に送信データを供給したうえで、さ
らに、LOAD端子のレベルを一時的に、“1"に移行させ
る。これら一連の操作の操作によって、ANDゲート１の
出力レベルが“1"に移行し、D7端子のレベルを伝達する
３ステートバッファ508もアクティブ状態となり、反対
に、デコーダ600を構成するANDゲート608の出力レベル
を伝達する３ステートバッファ518の出力はハイインピ
ーダンス状態となる。その結果、データ格納ビット110
についていえば、３ステートインバータ112の出力はハ
イインピーダンス状態となって、反対に、３ステートバ
ッファ114がアクティブ状態となり、D7端子のレベルを
インバータ111に伝達してデータの書き込みが完了す
る。
同様にして、第２フレーム200に並列データの書き込み
を行なうには、P0端子,P1端子のレベルをそれぞれ“0",
“1"に設定し、D0〜D7端子に送信データを供給したうえ
で、LOAD端子のレベルを一時的に“1"に移行させればよ
く、第３フレーム300に並列データの書き込みを行なう
には、P0端子,P1端子のレベルをそれぞれ“1",“1"に設
定し、D0〜D7端子に送信データを供給したうえで、LOAD
端子のレベルを一時的に“1"に移行させればよい。
を行なうには、P0端子,P1端子のレベルをそれぞれ“0",
“1"に設定し、D0〜D7端子に送信データを供給したうえ
で、LOAD端子のレベルを一時的に“1"に移行させればよ
く、第３フレーム300に並列データの書き込みを行なう
には、P0端子,P1端子のレベルをそれぞれ“1",“1"に設
定し、D0〜D7端子に送信データを供給したうえで、LOAD
端子のレベルを一時的に“1"に移行させればよい。
また、データの送信時にはLOAD端子のレベルを“0"に固
定したうえで、X0端子〜X2端子,Y0端子,Y1端子に供給す
るレベルをそれぞれ第２図Ｂ〜D,E,Fのように変化させ
ればSX端子に送出されるデータは第２図Ｇのように変化
する。すなわち、第２図の時刻t1以前にはX0端子〜X2端
子,Y0端子,Y1端子のレベルはすべて“1"になっているの
で、ANDゲート608とANDゲート２の出力レベルはいずれ
も“1"となり、第１フレーム100のデータ格納ビット180
を構成するANDゲート186の出力レベルも“1"となってい
る。したがって、この時点ではデータ格納ビット180の
保持データが、３ステートインバータ183を介してSX端
子に送出されている。時刻t1においてクロック信号のリ
ーディングエッジ（前縁）が到来すると、X0端子のレベ
ルが“1"から“0"に移行し（第２図Ｂ）、それによっ
て、デコーダ600を構成するANDゲート607の出力レベル
が“1"に移行し、今度はデータ格納ビット170の保持デ
ータがSX端子に送出される。以後同様に時刻t2までは第
１フレーム100の各データ格納ビットの出力が次々とSX
端子に送出される。
定したうえで、X0端子〜X2端子,Y0端子,Y1端子に供給す
るレベルをそれぞれ第２図Ｂ〜D,E,Fのように変化させ
ればSX端子に送出されるデータは第２図Ｇのように変化
する。すなわち、第２図の時刻t1以前にはX0端子〜X2端
子,Y0端子,Y1端子のレベルはすべて“1"になっているの
で、ANDゲート608とANDゲート２の出力レベルはいずれ
も“1"となり、第１フレーム100のデータ格納ビット180
を構成するANDゲート186の出力レベルも“1"となってい
る。したがって、この時点ではデータ格納ビット180の
保持データが、３ステートインバータ183を介してSX端
子に送出されている。時刻t1においてクロック信号のリ
ーディングエッジ（前縁）が到来すると、X0端子のレベ
ルが“1"から“0"に移行し（第２図Ｂ）、それによっ
て、デコーダ600を構成するANDゲート607の出力レベル
が“1"に移行し、今度はデータ格納ビット170の保持デ
ータがSX端子に送出される。以後同様に時刻t2までは第
１フレーム100の各データ格納ビットの出力が次々とSX
端子に送出される。
時刻t2においてクロック信号のリーディングエッジが到
来すると、X0端子−X2端子のレベルがそれぞれ“1"に移
行するが、このときY0端子のレベルは“0"に移行（第２
図Ｅ）し、その結果、ANDゲート３の出力レベルが“1"
に移行して、この時点から時刻t3までは第２フレーム20
0の各データ格納ビットの出力が次々とSX端子に送出さ
れる。
来すると、X0端子−X2端子のレベルがそれぞれ“1"に移
行するが、このときY0端子のレベルは“0"に移行（第２
図Ｅ）し、その結果、ANDゲート３の出力レベルが“1"
に移行して、この時点から時刻t3までは第２フレーム20
0の各データ格納ビットの出力が次々とSX端子に送出さ
れる。
さらに、時刻t3から時刻t4までの間は第３フレーム300
の各データ格納ビットの出力が次々とSX端子に送出され
る。
の各データ格納ビットの出力が次々とSX端子に送出され
る。
このようにして、第１図に示したメモリ装置では、送信
する複数フレーム分のデータを一度に格納しておくこと
ができ、また、X0端子〜X2端子,Y0端子,Y1端子に与える
データを変化させれば、SX端子から順次直列データを取
り出すことができる。すなわち、第１図に示したメモリ
装置は従来のバッファレジスタとシフトレジスタの機能
を合わせ持っており、さらに、ビット選択線路群400が
各データ格納ビットの選択に用いられるだけでなく、並
列データの転送路としても用いられるので、内部の配線
数が減少する。
する複数フレーム分のデータを一度に格納しておくこと
ができ、また、X0端子〜X2端子,Y0端子,Y1端子に与える
データを変化させれば、SX端子から順次直列データを取
り出すことができる。すなわち、第１図に示したメモリ
装置は従来のバッファレジスタとシフトレジスタの機能
を合わせ持っており、さらに、ビット選択線路群400が
各データ格納ビットの選択に用いられるだけでなく、並
列データの転送路としても用いられるので、内部の配線
数が減少する。
つぎに、第３図は本発明の他の実施例を示した回路構成
図で、送信データの格納部分は第１フレーム100と第２
フレーム200からなり、データ格納ビットの構成が第１
図の装置とは異なる。すなわち、データ格納ビット11
0′はインバータ111,115,3ステートインバータ112,3ス
テートバッファ114,117から構成されており、第１図の
装置と比較すると、ANDゲート116が削除され、３ステー
トインバータ113の代わりに３ステートバッファ117が用
いられている。また、第１フレーム100′からの直列デ
ータは３ステートインバータ４を介してSX端子に供給さ
れ、第２フレーム200′からの直列データは３ステート
インバータ５を介してSX端子に供給されている。したが
って、第２図の装置ではP1端子のレベルが“1"のときに
は第１フレーム100からの直列データがSX端子に供給さ
れ、“0"のときには第２フレーム200′からの直列デー
タがSX端子に供給される。なお、その他の動作について
は第１図の装置と同じであるので、説明は省略する。
図で、送信データの格納部分は第１フレーム100と第２
フレーム200からなり、データ格納ビットの構成が第１
図の装置とは異なる。すなわち、データ格納ビット11
0′はインバータ111,115,3ステートインバータ112,3ス
テートバッファ114,117から構成されており、第１図の
装置と比較すると、ANDゲート116が削除され、３ステー
トインバータ113の代わりに３ステートバッファ117が用
いられている。また、第１フレーム100′からの直列デ
ータは３ステートインバータ４を介してSX端子に供給さ
れ、第２フレーム200′からの直列データは３ステート
インバータ５を介してSX端子に供給されている。したが
って、第２図の装置ではP1端子のレベルが“1"のときに
は第１フレーム100からの直列データがSX端子に供給さ
れ、“0"のときには第２フレーム200′からの直列デー
タがSX端子に供給される。なお、その他の動作について
は第１図の装置と同じであるので、説明は省略する。
発明の効果 本発明のメモリ装置は以上の説明からも明らかなよう
に、各々が単位メモリセルと単位メモリセルの出力を共
通の出力端子に伝達する出力スイッチ手段を具備したデ
ータ格納ビットを複数個配置して構成されたフレーム
と、フレームのビット位置を選択するデコーダと、デー
タ格納ビットにそれぞれ接続された複数のビット選択線
路と、データの書き込み時にはビット選択線路に並列デ
ータを供給するとともに、データの出力時にはバット選
択線路にデコーダを接続する線路切り換え手段を備えて
いるので、数フレーム分の直列データを連続して送信す
る場合にも、データの入出力部の配線が増加せず、直列
データの取り出しもできるメモリ装置が実現でき、大な
る効果を奏する。
に、各々が単位メモリセルと単位メモリセルの出力を共
通の出力端子に伝達する出力スイッチ手段を具備したデ
ータ格納ビットを複数個配置して構成されたフレーム
と、フレームのビット位置を選択するデコーダと、デー
タ格納ビットにそれぞれ接続された複数のビット選択線
路と、データの書き込み時にはビット選択線路に並列デ
ータを供給するとともに、データの出力時にはバット選
択線路にデコーダを接続する線路切り換え手段を備えて
いるので、数フレーム分の直列データを連続して送信す
る場合にも、データの入出力部の配線が増加せず、直列
データの取り出しもできるメモリ装置が実現でき、大な
る効果を奏する。
第１図は本発明の一実施例におけるメモリ装置の回路構
成図、第２図は第１図の主要部のタイミングチャート、
第３図は本発明の他の実施例におけるメモリ装置の回路
構成図である。 100……第１フレーム、180……データ格納ビット、183
……３ステートインバータ、183,200……第２フレー
ム、300……第３フレーム、400……ビット選択線路群、
500……線路切り換えスイッチ群、600……デコーダ。
成図、第２図は第１図の主要部のタイミングチャート、
第３図は本発明の他の実施例におけるメモリ装置の回路
構成図である。 100……第１フレーム、180……データ格納ビット、183
……３ステートインバータ、183,200……第２フレー
ム、300……第３フレーム、400……ビット選択線路群、
500……線路切り換えスイッチ群、600……デコーダ。
Claims (1)
- 【請求項１】各々が単位メモリセルと前記単位メモリセ
ルの出力を共通の出力端子に伝達する出力スイッチ手段
を具備したデータ格納ビットを複数個配置して構成され
たフレームと、前記フレームのビット位置を選択するデ
コーダと、前記データ格納ビットにそれぞれ接続された
複数のビット選択線路と、データの書き込み時には前記
ビット選択線路に並列データを供給するとともに、デー
タの出力時には前記ビット選択線路に前記デコーダを接
続する線路切り換え手段とを具備してなるメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63111100A JPH0738169B2 (ja) | 1988-05-06 | 1988-05-06 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63111100A JPH0738169B2 (ja) | 1988-05-06 | 1988-05-06 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01280846A JPH01280846A (ja) | 1989-11-13 |
| JPH0738169B2 true JPH0738169B2 (ja) | 1995-04-26 |
Family
ID=14552391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63111100A Expired - Fee Related JPH0738169B2 (ja) | 1988-05-06 | 1988-05-06 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738169B2 (ja) |
-
1988
- 1988-05-06 JP JP63111100A patent/JPH0738169B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01280846A (ja) | 1989-11-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |