JPH033520A - Ｄ／ａ変換器を内蔵する半導体集積回路 - Google Patents
Ｄ／ａ変換器を内蔵する半導体集積回路Info
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- JPH033520A JPH033520A JP13804889A JP13804889A JPH033520A JP H033520 A JPH033520 A JP H033520A JP 13804889 A JP13804889 A JP 13804889A JP 13804889 A JP13804889 A JP 13804889A JP H033520 A JPH033520 A JP H033520A
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- 239000004065 semiconductor Substances 0.000 title claims description 14
- 230000010354 integration Effects 0.000 abstract description 4
- 238000006243 chemical reaction Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 12
- 239000000758 substrate Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
Ｄ／Ａ変換器とディジタル制御回路を含み、ディジタル
信号入力端子の一つをアナログ信号出力端子と共用した
半導体集積回路に関し、Ｄ／Ａ変換器を内蔵した基板に
、より多数の機能ブロックを搭載できるようにした半導
体集積回路を提供することを目的とし、 複数のディジタル信号入力端子から入力したディジクル
信号を、半導体集積回路チップに搭載したＤ／Ａ変換器
によりアナログ信号に変換して出力するＤ／Ａ変換器を
内蔵する半導体集積回路において、前記変換したアナロ
グ信号を前記ディジタル信号入力端子の一つから出力す
ることで構成する。
信号入力端子の一つをアナログ信号出力端子と共用した
半導体集積回路に関し、Ｄ／Ａ変換器を内蔵した基板に
、より多数の機能ブロックを搭載できるようにした半導
体集積回路を提供することを目的とし、 複数のディジタル信号入力端子から入力したディジクル
信号を、半導体集積回路チップに搭載したＤ／Ａ変換器
によりアナログ信号に変換して出力するＤ／Ａ変換器を
内蔵する半導体集積回路において、前記変換したアナロ
グ信号を前記ディジタル信号入力端子の一つから出力す
ることで構成する。
［産業上の利用分野］
本発明はＤ／Ａ変換器とディジタル制御回路を含み、デ
ィジタル信号入力端子の一つをアナログ信号出力端子と
共用した半導体集積回路に関する。
ィジタル信号入力端子の一つをアナログ信号出力端子と
共用した半導体集積回路に関する。
従来Ｄ／Ａ変換器を内蔵した半導体集積回路はチップ上
に搭載されるブロックが多機能化すると共に、端子リー
ド数が多大になった。そのため限られたチップサイズで
は端子数に限度があって、充分な機能を有するブロック
を総て搭載することが出来なかった。チップの端子数を
あまり増加させずに複数のＤ／Ａ変換器ブロックを搭載
することが要望された。
に搭載されるブロックが多機能化すると共に、端子リー
ド数が多大になった。そのため限られたチップサイズで
は端子数に限度があって、充分な機能を有するブロック
を総て搭載することが出来なかった。チップの端子数を
あまり増加させずに複数のＤ／Ａ変換器ブロックを搭載
することが要望された。
［従来の技術］
一つのチップ上にマイクロプロセッサを含む複数のブロ
ックを搭載した半導体集積回路は原理的に知られている
。ユーザからの要求により多機能・高密度化された小型
１チツプマイクロプロセツサを構成することを目標とし
ている。Ｄ／Ａ変換器を搭載した１チツプマイクロプロ
セツサの概略構成は第６図に示すようになっていた。第
６図において、１はマイクロプロセッサ、２はデータバ
ス、３−１．３−２−３−ｎはｎビットのディジタル信
号入力端子、４−１．４−２−はデータレジスタ、５は
多ビツトデータレジスタ、６はＤ／Ａ変換器、７はアナ
ログ信号出力端子を示す。ディジタル信号入力端子３−
１．３−２・−・に印加されたディジタル信号はデータ
レジスタ４−１．４−２に一旦格納され、所定の時刻に
マイクロプロセッサ１の制御により多ビツトデータレジ
スタ５に移される。次いでデータレジスタ５のデータを
Ｄ／Ａ変換器６によりアナログ信号に変換して、端子７
から出力する。Ｄ／Ａ変換器６は複数個を搭載すること
が多く、その場合のチップの端子は第７図に示すように
なっていた。第７図において、３−１１．３−１２・・
−３−１８は８ビツトのディジタル信号入力端子でボー
ト１とすれば、３−２１．３−２２・・・３−２８は同
じくボート２ 、３−３１．３−３２・・３−３８はボ
ート３となる。また６−１，６−２・−はＤ／Ａ変換器
で、各ボートに対応するものを示す。７１．７−２・・
・はアナログ信号出力端子でそれぞれ対応するＤ／Ａ変
換器から出力を取り出す。ディジタル信号が８ビツトで
入力するから、マイクロプロセッサ１も８ビツト処理型
とすることが好適である。
ックを搭載した半導体集積回路は原理的に知られている
。ユーザからの要求により多機能・高密度化された小型
１チツプマイクロプロセツサを構成することを目標とし
ている。Ｄ／Ａ変換器を搭載した１チツプマイクロプロ
セツサの概略構成は第６図に示すようになっていた。第
６図において、１はマイクロプロセッサ、２はデータバ
ス、３−１．３−２−３−ｎはｎビットのディジタル信
号入力端子、４−１．４−２−はデータレジスタ、５は
多ビツトデータレジスタ、６はＤ／Ａ変換器、７はアナ
ログ信号出力端子を示す。ディジタル信号入力端子３−
１．３−２・−・に印加されたディジタル信号はデータ
レジスタ４−１．４−２に一旦格納され、所定の時刻に
マイクロプロセッサ１の制御により多ビツトデータレジ
スタ５に移される。次いでデータレジスタ５のデータを
Ｄ／Ａ変換器６によりアナログ信号に変換して、端子７
から出力する。Ｄ／Ａ変換器６は複数個を搭載すること
が多く、その場合のチップの端子は第７図に示すように
なっていた。第７図において、３−１１．３−１２・・
−３−１８は８ビツトのディジタル信号入力端子でボー
ト１とすれば、３−２１．３−２２・・・３−２８は同
じくボート２ 、３−３１．３−３２・・３−３８はボ
ート３となる。また６−１，６−２・−はＤ／Ａ変換器
で、各ボートに対応するものを示す。７１．７−２・・
・はアナログ信号出力端子でそれぞれ対応するＤ／Ａ変
換器から出力を取り出す。ディジタル信号が８ビツトで
入力するから、マイクロプロセッサ１も８ビツト処理型
とすることが好適である。
なおチップの他の端子は直流電圧印加用、接地用など所
定のものである。ボート１．ボート２に各別に印加され
たディジタル信号が、個別にＤ／Ａ変換器６−１．６−
２−により変換され、得られたアナログ量は各別に端子
７−１．７−２−から取り出される。
定のものである。ボート１．ボート２に各別に印加され
たディジタル信号が、個別にＤ／Ａ変換器６−１．６−
２−により変換され、得られたアナログ量は各別に端子
７−１．７−２−から取り出される。
［発明が解決しようとする課題］
ユーザは１チツプマイクロプロセツサであってチップサ
イズを変えることなく、より多機能のものを要求するか
ら、メーカ側ではチップ基板に、より高密度集積化の設
計を行う必要がある。チップサイズに限りがあるため、
基板周辺の端子数を各段に増加することが出来ず、その
ため追加する機能ブロックを搭載するときは、従来搭載
していた機能ブロックを削除する必要に迫られる。した
がってより多機能で、より高密度集積化の設計は必ずし
も満足されない欠点があった。
イズを変えることなく、より多機能のものを要求するか
ら、メーカ側ではチップ基板に、より高密度集積化の設
計を行う必要がある。チップサイズに限りがあるため、
基板周辺の端子数を各段に増加することが出来ず、その
ため追加する機能ブロックを搭載するときは、従来搭載
していた機能ブロックを削除する必要に迫られる。した
がってより多機能で、より高密度集積化の設計は必ずし
も満足されない欠点があった。
本発明の目的は前述の欠点を改善し、Ｄ／Ａ変換器を内
蔵した基板の周囲端子を一部共用して、より多数の機能
ブロックを搭載できるようにした半導体集積回路を提供
することにある。
蔵した基板の周囲端子を一部共用して、より多数の機能
ブロックを搭載できるようにした半導体集積回路を提供
することにある。
［課題を解決するための手段］
第１図は本発明の原理構成を示す図である。第１図にお
いて、１はマイクロプロセッサ、２はデータバス、３−
１．３−２−−−３−ｎはディジタル信号入力端子、５
はデータレジスタ、６はＤ／Ａ変換器、８はトライステ
ート素子を示す。
いて、１はマイクロプロセッサ、２はデータバス、３−
１．３−２−−−３−ｎはディジタル信号入力端子、５
はデータレジスタ、６はＤ／Ａ変換器、８はトライステ
ート素子を示す。
複数のディジタル信号入力端子から入力したディジタル
信号を、半導体集積回路チップに搭載したＤ／Ａ変換器
によりアナログ信号に変換して出力するＤ／Ａ変換器を
内蔵する半導体集積回路において、本発明は下記の構成
としている。即ち、前記変換したアナログ信号を前記デ
ィジタル信号入力端子の一つから出力することである。
信号を、半導体集積回路チップに搭載したＤ／Ａ変換器
によりアナログ信号に変換して出力するＤ／Ａ変換器を
内蔵する半導体集積回路において、本発明は下記の構成
としている。即ち、前記変換したアナログ信号を前記デ
ィジタル信号入力端子の一つから出力することである。
［作用］
ディジタル信号入力端子３−１．３−２・−・３−ｎか
ら印加され、ディジタル信号はディジタル制御回路とし
てのマイクロプロセッサ１の制御によりデータレジスタ
５に格納されてから、Ｄ／Ａ変換器６によりアナログ信
号に変換される。アナログ信号は先のディジタル信号か
ら入力端子の一つ３−１から取り出される。
ら印加され、ディジタル信号はディジタル制御回路とし
てのマイクロプロセッサ１の制御によりデータレジスタ
５に格納されてから、Ｄ／Ａ変換器６によりアナログ信
号に変換される。アナログ信号は先のディジタル信号か
ら入力端子の一つ３−１から取り出される。
なおトライステート素子８は信号の入出力共用端子に接
続されていて、ディジタル信号入力時には導通状態に、
アナログ信号出力時には非導通状態に制御する。
続されていて、ディジタル信号入力時には導通状態に、
アナログ信号出力時には非導通状態に制御する。
［実施例］
第２図は本発明の実施例を示す構成図である。
第２図において、４はデータラッチ、９はポートアドレ
スデコーダ、１０はポートレジスタ、１１はＤ／Ａ変換
器アドレスデコーダ、１２は電圧Ｖ、の値のＤ／Ａ変換
器用電圧源、１３はＶｓｓＯ値のＤ／Ａ変換器用電圧源
を示し、他の第１図と同一符号は同様のものを示す。な
お、第３図は第２図中のデータレジスタ５とＤ／Ａ変換
器６とについて、その１組の詳細を示す図である。変化
器６に対しディジタル信号を印加し、アナログ信号を得
る動作は公知のとおりである。ディジタル信号端子３−
１〜３−４から４ビツトの信号を入力するとき、ポート
レジスタタ１０にはビット″０”を書込んでおくから、
トライステート素子８−１〜８−４は導通状態とされ、
データレジスタ５−１〜５−４には書込データがそのま
ま保持されている。またポートレジスタ１０によりデー
タバス２からデータレジスタ５−１〜５−４への書込時
のイネーブル信号が発生しない。前記入力されたディジ
タル信号はレジスタ４に一旦格納される。
スデコーダ、１０はポートレジスタ、１１はＤ／Ａ変換
器アドレスデコーダ、１２は電圧Ｖ、の値のＤ／Ａ変換
器用電圧源、１３はＶｓｓＯ値のＤ／Ａ変換器用電圧源
を示し、他の第１図と同一符号は同様のものを示す。な
お、第３図は第２図中のデータレジスタ５とＤ／Ａ変換
器６とについて、その１組の詳細を示す図である。変化
器６に対しディジタル信号を印加し、アナログ信号を得
る動作は公知のとおりである。ディジタル信号端子３−
１〜３−４から４ビツトの信号を入力するとき、ポート
レジスタタ１０にはビット″０”を書込んでおくから、
トライステート素子８−１〜８−４は導通状態とされ、
データレジスタ５−１〜５−４には書込データがそのま
ま保持されている。またポートレジスタ１０によりデー
タバス２からデータレジスタ５−１〜５−４への書込時
のイネーブル信号が発生しない。前記入力されたディジ
タル信号はレジスタ４に一旦格納される。
次にマイクロプロセッサ１はボートアドレス・デコーダ
９に指示を行い、ポートレジスタ１０に例えば“ＸＸＸ
ＸＩＩＩＩ”を書込む。そのためトライステート素子８
−１〜８−４は非導通に制御され、データレジスタ５−
１〜５−４はデータ書込をイネーブルとする。
９に指示を行い、ポートレジスタ１０に例えば“ＸＸＸ
ＸＩＩＩＩ”を書込む。そのためトライステート素子８
−１〜８−４は非導通に制御され、データレジスタ５−
１〜５−４はデータ書込をイネーブルとする。
またマイクロプロセッサ１はアドレスデコーダ１１に指
示を行い、Ｄ／Ａ変換器のデータレジスタ５−１〜５−
４のうち一つを指定し、データバス２よりＤ／Ａ変換器
のデータレジスタ５−１〜５−４の指定されたデータレ
ジスタにデータを書込む。そして指定されたデータレジ
スタ５に対応したＤ／Ａ変換器６は書込データをアナロ
グ信号に変換し、所定の端子の一つに出力する。
示を行い、Ｄ／Ａ変換器のデータレジスタ５−１〜５−
４のうち一つを指定し、データバス２よりＤ／Ａ変換器
のデータレジスタ５−１〜５−４の指定されたデータレ
ジスタにデータを書込む。そして指定されたデータレジ
スタ５に対応したＤ／Ａ変換器６は書込データをアナロ
グ信号に変換し、所定の端子の一つに出力する。
次にポートレジスタ１０ ニ”ＸＸＸＸ０ＯＯＯ”を書
込めば、端子３から次のディジタル量を入力することが
できる。なお、このときＤ／Ａ変換器６のアナログ出力
が所定の端子に出力されたままであるが、端子３につい
て抵抗素子によるプルダウン／プルアンプ付き端子とし
、且つ印加するディジタル信号の“０”１”についてそ
の値を適宜選択する。
込めば、端子３から次のディジタル量を入力することが
できる。なお、このときＤ／Ａ変換器６のアナログ出力
が所定の端子に出力されたままであるが、端子３につい
て抵抗素子によるプルダウン／プルアンプ付き端子とし
、且つ印加するディジタル信号の“０”１”についてそ
の値を適宜選択する。
第４図は本発明の他の実施例の構成を示す図である。第
４図において、１４−１〜１４−４はアナログスイッチ
を示す。このスイッチはポートレジスタ１０のデータに
よってＤ／Ａ変換器の出力を端子３に与えることをオン
・オフするものである。このスイッチを使用することに
より、前述のようなプルアップ・プルダウン抵抗を接続
することなく、ディジタル信号入力と、アナログ信号出
力とを区分した動作が出来る。第５図は第４図に示すア
ナログスイッチの一つの具体的構成を示す図である。
４図において、１４−１〜１４−４はアナログスイッチ
を示す。このスイッチはポートレジスタ１０のデータに
よってＤ／Ａ変換器の出力を端子３に与えることをオン
・オフするものである。このスイッチを使用することに
より、前述のようなプルアップ・プルダウン抵抗を接続
することなく、ディジタル信号入力と、アナログ信号出
力とを区分した動作が出来る。第５図は第４図に示すア
ナログスイッチの一つの具体的構成を示す図である。
第５図において、スイッチの各々はｃ −Ｍ ｏ ｓ型
ＦＥＴで構成し、矢印が入り込む方がＮチャネル型、矢
印が出る方がＰチャネル型で、制御入力信号力げＨ”の
ときに導通（オン）となり、“Ｌ”のときに非導通（オ
フ）となる。
ＦＥＴで構成し、矢印が入り込む方がＮチャネル型、矢
印が出る方がＰチャネル型で、制御入力信号力げＨ”の
ときに導通（オン）となり、“Ｌ”のときに非導通（オ
フ）となる。
［発明の効果］
このようにして本発明によると、Ｄ／Ａ変換器に印加す
るディジタル信号端子の一つは、変換後のアナログ信号
の出力端子となるから、半導体集積回路としてその基板
上に搭載した各ブロックについて、搭載を追加する必要
のあるときも、共用した端子のあることから搭載可能と
なるため、高密度集積化延いては多機能化が可能となる
。
るディジタル信号端子の一つは、変換後のアナログ信号
の出力端子となるから、半導体集積回路としてその基板
上に搭載した各ブロックについて、搭載を追加する必要
のあるときも、共用した端子のあることから搭載可能と
なるため、高密度集積化延いては多機能化が可能となる
。
第１図は本発明の原理構成を示す図、
第２図は本発明の実施例の構成を示す図、第３図は第２
図中のＤ／Ａ変換器・データレジスタについてその１組
の詳細を示す図、 第４図は本発明の他の実施例の構成を示す図、第５図は
第４図中のアナログスイッチの一つの具体例を示す図、 第６図は従来のＤ／Ａ変換器を搭載したチップの構成を
示す図、 第７図は第６図に示すチップの端子を説明するための図
である。 １−マイクロプロセッサ ２−データバス ３−１．３−２−・・３−ｎ−・−ディジタル信号入力
端子５−１ 、５−２・−データレジスタ ６−１．６−２−Ｄ ／Ａ変換器 ８・ トライステート素子
図中のＤ／Ａ変換器・データレジスタについてその１組
の詳細を示す図、 第４図は本発明の他の実施例の構成を示す図、第５図は
第４図中のアナログスイッチの一つの具体例を示す図、 第６図は従来のＤ／Ａ変換器を搭載したチップの構成を
示す図、 第７図は第６図に示すチップの端子を説明するための図
である。 １−マイクロプロセッサ ２−データバス ３−１．３−２−・・３−ｎ−・−ディジタル信号入力
端子５−１ 、５−２・−データレジスタ ６−１．６−２−Ｄ ／Ａ変換器 ８・ トライステート素子
Claims (1)
- 【特許請求の範囲】 複数のディジタル信号入力端子（３‐１）（３‐２）…
…（３‐ｎ）から入力したディジタル信号を、半導体集
積回路チップに搭載したＤ／Ａ変換器（６）によりアナ
ログ信号に変換して出力するＤ／Ａ変換器を内蔵する半
導体集積回路において、 前記変換したアナログ信号を前記ディジタル信号入力端
子の一つ（３‐１）から出力することを特徴とするＤ／
Ａ変換器を内蔵する半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13804889A JPH033520A (ja) | 1989-05-31 | 1989-05-31 | Ｄ／ａ変換器を内蔵する半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13804889A JPH033520A (ja) | 1989-05-31 | 1989-05-31 | Ｄ／ａ変換器を内蔵する半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH033520A true JPH033520A (ja) | 1991-01-09 |
Family
ID=15212780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13804889A Pending JPH033520A (ja) | 1989-05-31 | 1989-05-31 | Ｄ／ａ変換器を内蔵する半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH033520A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5515946A (en) * | 1994-02-24 | 1996-05-14 | Shimano, Inc. | Brake unit for a bicycle |
-
1989
- 1989-05-31 JP JP13804889A patent/JPH033520A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5515946A (en) * | 1994-02-24 | 1996-05-14 | Shimano, Inc. | Brake unit for a bicycle |
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