JPS6373553A - トランジスタバラクタ装置及びその製造方法 - Google Patents
トランジスタバラクタ装置及びその製造方法Info
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- JPS6373553A JPS6373553A JP62209113A JP20911387A JPS6373553A JP S6373553 A JPS6373553 A JP S6373553A JP 62209113 A JP62209113 A JP 62209113A JP 20911387 A JP20911387 A JP 20911387A JP S6373553 A JPS6373553 A JP S6373553A
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- teos
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- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 56
- 229920005591 polysilicon Polymers 0.000 claims description 55
- 238000000034 method Methods 0.000 claims description 38
- 230000005669 field effect Effects 0.000 claims description 19
- 239000003990 capacitor Substances 0.000 claims description 18
- 150000004767 nitrides Chemical class 0.000 claims description 17
- 238000005530 etching Methods 0.000 claims description 14
- 238000005229 chemical vapour deposition Methods 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 13
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 12
- 238000000151 deposition Methods 0.000 claims description 8
- 230000008021 deposition Effects 0.000 claims description 7
- 230000003647 oxidation Effects 0.000 claims description 7
- 238000007254 oxidation reaction Methods 0.000 claims description 7
- 239000005368 silicate glass Substances 0.000 claims description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 6
- VRZFDJOWKAFVOO-UHFFFAOYSA-N [O-][Si]([O-])([O-])O.[B+3].P Chemical compound [O-][Si]([O-])([O-])O.[B+3].P VRZFDJOWKAFVOO-UHFFFAOYSA-N 0.000 claims description 6
- 238000009792 diffusion process Methods 0.000 claims description 6
- 238000002513 implantation Methods 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- 230000000694 effects Effects 0.000 claims description 2
- 238000009413 insulation Methods 0.000 claims description 2
- 238000001556 precipitation Methods 0.000 claims description 2
- 150000003839 salts Chemical class 0.000 claims description 2
- GNFTZDOKVXKIBK-UHFFFAOYSA-N 3-(2-methoxyethoxy)benzohydrazide Chemical compound COCCOC1=CC=CC(C(=O)NN)=C1 GNFTZDOKVXKIBK-UHFFFAOYSA-N 0.000 claims 1
- 239000000126 substance Substances 0.000 claims 1
- 230000010354 integration Effects 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 5
- 230000015654 memory Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000012856 packing Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000005234 chemical deposition Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000036039 immunity Effects 0.000 description 1
- 239000010977 jade Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- KRTSDMXIXPKRQR-AATRIKPKSA-N monocrotophos Chemical compound CNC(=O)\C=C(/C)OP(=O)(OC)OC KRTSDMXIXPKRQR-AATRIKPKSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 235000013616 tea Nutrition 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/90—MOSFET type gate sidewall insulating spacer
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ドープされたシリコン基板上のダイナミック
半導体メモリ用のトランジスタバラクタ装置およびその
製造方法に関する。
半導体メモリ用のトランジスタバラクタ装置およびその
製造方法に関する。
DRAMとも呼ばれるダイナミック半導体メモリの基本
構造は1つのトランジスタバラクタ装置ルから成ってい
る。そのトランジスタはMOS−FETとして設計され
ており、また外部と接触させられたソースおよびゲート
領域を介して外部から制御可能である。そのドレイン領
域は電気的にバラクタの1つの電極側と接続されており
、その第2の電極側は1つの接触させられた接続部によ
り外部から制御される。1メガビツト範囲のトランジス
タおよびバラクタの実装密度では、バラクタはたいてい
プレーナー構造に構成されている。このことはバラクタ
がシリコン基板の1つのドープされた層と、1つの隔離
する誘電体層を有する1つのプレーナーポリシリコン層
とから成っていることを意味する。ダイナミックメモリ
(DRAM)において実装密度を高めるためには、利
用可能なセル面積が小さいので、またノイズイミユニテ
ィの観点で30〜50fFの大きさのキャパシタンスを
必要とするので、バラクタの構成形態に新しい考察が必
要である。これらの要求、すなわち縮小された占有面積
およびバラクタの最小キャパシタンス、を満足する1つ
の可能性は、バラクタを“積み重ねられたキャパシタ”
として構成することである。“積み重ねられたキャパシ
タ”は、もはやプレーナー構造に構成されておらず電界
効果トランジスタのゲート電極と重なる1つの誘電体層
により互いに隔離された2つのポリシリコン層から成っ
ている。
構造は1つのトランジスタバラクタ装置ルから成ってい
る。そのトランジスタはMOS−FETとして設計され
ており、また外部と接触させられたソースおよびゲート
領域を介して外部から制御可能である。そのドレイン領
域は電気的にバラクタの1つの電極側と接続されており
、その第2の電極側は1つの接触させられた接続部によ
り外部から制御される。1メガビツト範囲のトランジス
タおよびバラクタの実装密度では、バラクタはたいてい
プレーナー構造に構成されている。このことはバラクタ
がシリコン基板の1つのドープされた層と、1つの隔離
する誘電体層を有する1つのプレーナーポリシリコン層
とから成っていることを意味する。ダイナミックメモリ
(DRAM)において実装密度を高めるためには、利
用可能なセル面積が小さいので、またノイズイミユニテ
ィの観点で30〜50fFの大きさのキャパシタンスを
必要とするので、バラクタの構成形態に新しい考察が必
要である。これらの要求、すなわち縮小された占有面積
およびバラクタの最小キャパシタンス、を満足する1つ
の可能性は、バラクタを“積み重ねられたキャパシタ”
として構成することである。“積み重ねられたキャパシ
タ”は、もはやプレーナー構造に構成されておらず電界
効果トランジスタのゲート電極と重なる1つの誘電体層
により互いに隔離された2つのポリシリコン層から成っ
ている。
“積み重ねられたキャパシタ”の採用によりダイナミン
ク半導体メモリの集積度を高めることは、コヤナギミツ
マサ、サカイヨシオ、イシハラマサミチ、タラノキマサ
ノリおよびハシモトノリカズの論文“5ボルト、16キ
ロビツトの積み賃ねられたキャパシタMO3RAM(A
5V 0nly 16kbit 5tack
ed−Capacitor Mos Ram)s、
米国電気電子学会論文集電子装置線(11!HE 7r
ansact+on onElectron Devi
ces) 、V o l 、 E D −27、No。
ク半導体メモリの集積度を高めることは、コヤナギミツ
マサ、サカイヨシオ、イシハラマサミチ、タラノキマサ
ノリおよびハシモトノリカズの論文“5ボルト、16キ
ロビツトの積み賃ねられたキャパシタMO3RAM(A
5V 0nly 16kbit 5tack
ed−Capacitor Mos Ram)s、
米国電気電子学会論文集電子装置線(11!HE 7r
ansact+on onElectron Devi
ces) 、V o l 、 E D −27、No。
8.1980年8月、第1596〜1601頁から公知
である。“積み重ねられたキャパシタ”はこの文献によ
れば、1つの窒化シリコン層5i3N4(たいていポリ
5i−3itN+−ポリStまたはA1)を有する2層
のポリシリコン構造から構成されている。この文献の第
1図には、3つの“積み重ねられたキャパシタ”セル構
造が示されている:A)″頂キャパシタ”、B)“中間
キャパシタ”およびC)″底°キャパシタ”、実施例A
およびBではゲート電極は″積み重ねられたキャパシタ
”により部分的に重ねられる。3ii構造はAの場合に
はポリ3i−3i3N斗−A1層であり、Bの場合には
ポリ5t−3i3N4−ポリSi層である。Cの“底キ
ャパシタ”の場合にはゲート電極が部分的に、ポリ5i
−SitN+−ポリSi構造から成る“積み重ねられた
キャパシタ”を覆っている。
である。“積み重ねられたキャパシタ”はこの文献によ
れば、1つの窒化シリコン層5i3N4(たいていポリ
5i−3itN+−ポリStまたはA1)を有する2層
のポリシリコン構造から構成されている。この文献の第
1図には、3つの“積み重ねられたキャパシタ”セル構
造が示されている:A)″頂キャパシタ”、B)“中間
キャパシタ”およびC)″底°キャパシタ”、実施例A
およびBではゲート電極は″積み重ねられたキャパシタ
”により部分的に重ねられる。3ii構造はAの場合に
はポリ3i−3i3N斗−A1層であり、Bの場合には
ポリ5t−3i3N4−ポリSi層である。Cの“底キ
ャパシタ”の場合にはゲート電極が部分的に、ポリ5i
−SitN+−ポリSi構造から成る“積み重ねられた
キャパシタ”を覆っている。
これまでに、たとえばCCBセル(キャパシタンス結合
されたビットラインセル)のような集積度を高めるため
の他の種々のセル構造が見出されている。1つのCCB
セルの構想はタグチマサオ、アンドゥサトシ、ヒジャシ
ンペイ、ナカムラテツオ、セイジエノモトおよびヤブタ
カシの論文“キャパシタンス結合ビットラインセル(A
Capacitance−Coupled Bit
l。
されたビットラインセル)のような集積度を高めるため
の他の種々のセル構造が見出されている。1つのCCB
セルの構想はタグチマサオ、アンドゥサトシ、ヒジャシ
ンペイ、ナカムラテツオ、セイジエノモトおよびヤブタ
カシの論文“キャパシタンス結合ビットラインセル(A
Capacitance−Coupled Bit
l。
tne Ce11)++、米国電気電子学会雑t+、
固体回路!(IEEE Journal of 5ol
id 5tate C1rcuits)、Vol、5C
−20、No、 1、第210〜215頁に示されてい
る。このセルの基本的な考え方はソースまたはドレイン
領域のキャパシタンス結合された接続にある。この論文
の第1図には3層のポリシリコン構造から成る構成が詳
細に説明されている。第1の層はゲート電極を形成し、
また第2および第3の層は1つの隔離する誘電体層を有
するバラクタを形成する。
固体回路!(IEEE Journal of 5ol
id 5tate C1rcuits)、Vol、5C
−20、No、 1、第210〜215頁に示されてい
る。このセルの基本的な考え方はソースまたはドレイン
領域のキャパシタンス結合された接続にある。この論文
の第1図には3層のポリシリコン構造から成る構成が詳
細に説明されている。第1の層はゲート電極を形成し、
また第2および第3の層は1つの隔離する誘電体層を有
するバラクタを形成する。
集積度を高める1つの他の可能性は、ジェイ・シー・ス
ツルム(J、C,Sturm)、エム・ディー・ギレス
(M、D、Gies)およびジェイ・エフ・ギボンス(
J。
ツルム(J、C,Sturm)、エム・ディー・ギレス
(M、D、Gies)およびジェイ・エフ・ギボンス(
J。
F、Gibbons)の論文“ビーム結晶化ポリシリコ
ンによる3D折り返しダイナミックRAM(A Th
rag−Dimensionai FoldedDy
namic RAM in Beam−Crys
tallized Po1ysillic。
ンによる3D折り返しダイナミックRAM(A Th
rag−Dimensionai FoldedDy
namic RAM in Beam−Crys
tallized Po1ysillic。
n)”、米国電気電子学会電子装置レターズ(IEEE
Electron Device Letters)、
Vol、EDL−5、No、 5.1984年5月、第
151〜153頁から公知である。この場合、トランジ
スタバラクタ装置は、バラクタの一方のポリシリコン層
の一部分が他方をU字形に囲んでおり、またトランジス
タがバラクタの%2のポリシリコン層の上に配置されて
いることにより圧縮されている(第1図および第2tl
J参照)、この装置はダイナミック“フォールディッド
″RAMセルとも呼ばれる。
Electron Device Letters)、
Vol、EDL−5、No、 5.1984年5月、第
151〜153頁から公知である。この場合、トランジ
スタバラクタ装置は、バラクタの一方のポリシリコン層
の一部分が他方をU字形に囲んでおり、またトランジス
タがバラクタの%2のポリシリコン層の上に配置されて
いることにより圧縮されている(第1図および第2tl
J参照)、この装置はダイナミック“フォールディッド
″RAMセルとも呼ばれる。
他の可能性は、SZE、VLSI Technolo
gy、第476〜478頁に示されているように“Hi
−C″RAMRAMセルパシティRAMセル)の便用に
より生ずる。この場合、縮小されたセル面積でバラクタ
のキャパシタンスをできるかぎり大きく保つため、ヒ素
インプランテーションおよび一層深く届(ホウ素インプ
ランテーションがバラクタの下で行われる0行われたイ
ンブランチ−シロンに基づいて、バラクタの充電キャパ
シタンスを高める追加的に際立った障壁キャパシタンス
が生ずる。トランジスタバラクタセル内の″積み重ねら
れたキャパシタ”の製造の際、これまでは(咀々の層の
相互西部の許容差に基づいて、また構造伝達の寸法保持
性に基づいて、種々の層の間に成る設計間隔が守られな
ければならない、さもなければ、層の間の短絡の危険が
生ずる。
gy、第476〜478頁に示されているように“Hi
−C″RAMRAMセルパシティRAMセル)の便用に
より生ずる。この場合、縮小されたセル面積でバラクタ
のキャパシタンスをできるかぎり大きく保つため、ヒ素
インプランテーションおよび一層深く届(ホウ素インプ
ランテーションがバラクタの下で行われる0行われたイ
ンブランチ−シロンに基づいて、バラクタの充電キャパ
シタンスを高める追加的に際立った障壁キャパシタンス
が生ずる。トランジスタバラクタセル内の″積み重ねら
れたキャパシタ”の製造の際、これまでは(咀々の層の
相互西部の許容差に基づいて、また構造伝達の寸法保持
性に基づいて、種々の層の間に成る設計間隔が守られな
ければならない、さもなければ、層の間の短絡の危険が
生ずる。
CCBセルの設計の際、ソースまたはドレイン領域のキ
ャパシタンス結合に基づいて、キャパシタンスによる接
続接触部上の電位が変化する瞬間にトランジスタの接続
部の間の電圧過上昇の危険が生ずる。このことは特にト
ランジスタの0.7ないし1μmのチャネル長さにおい
て臨界的である。
ャパシタンス結合に基づいて、キャパシタンスによる接
続接触部上の電位が変化する瞬間にトランジスタの接続
部の間の電圧過上昇の危険が生ずる。このことは特にト
ランジスタの0.7ないし1μmのチャネル長さにおい
て臨界的である。
本発明の目的は、トランジスタバラクタ装置のセル設計
により集積密度を高め、また簡単な方法によりこのトラ
ンジスタバラクタ装置を製造することである。
により集積密度を高め、また簡単な方法によりこのトラ
ンジスタバラクタ装置を製造することである。
この目的は、本発明によれば、ドープされたシリコン基
板上のダイナミック単導体メモリ用のトランジスタバラ
クタ装置において、 ドープされたシリコン基板内に位置するソースおよびド
レイン領域と全面を絶縁層で覆われたゲ−上電極とをを
する少なくとも1つの電界効果トランジスタを含んでお
り、そのソース領域が直接に1つの接続部により外部か
ら接触可能であり、電界効果トランジスタのゲート電極
と重なっており、1つの誘電体層により互いに隔離され
た2つのドープされたポリシリコン層から成る1積み重
ねられたキャパシタ”として構成されている少なくとも
1つのバラクタを含んでおり、その最も上側のポリシリ
コン層が外部から接触可能であり、また下側のポリシリ
コン層およびその側縁と重なり、またゲート電極を覆い
、また1つの絶縁層により上側のドープされたポリシリ
コン層の側壁においてソース領域への接続部に対して絶
縁されており、またその下側のポリシリコン層がゲート
電極と部分的に重なり、また酸化層によりゲート電極に
対して絶縁されており、また電界効果トランジスタのド
レイン領域と接続されていることを特徴とするグイナミ
フク半導体メモリ用6トランジスタバラクタ装置により
達成される。
板上のダイナミック単導体メモリ用のトランジスタバラ
クタ装置において、 ドープされたシリコン基板内に位置するソースおよびド
レイン領域と全面を絶縁層で覆われたゲ−上電極とをを
する少なくとも1つの電界効果トランジスタを含んでお
り、そのソース領域が直接に1つの接続部により外部か
ら接触可能であり、電界効果トランジスタのゲート電極
と重なっており、1つの誘電体層により互いに隔離され
た2つのドープされたポリシリコン層から成る1積み重
ねられたキャパシタ”として構成されている少なくとも
1つのバラクタを含んでおり、その最も上側のポリシリ
コン層が外部から接触可能であり、また下側のポリシリ
コン層およびその側縁と重なり、またゲート電極を覆い
、また1つの絶縁層により上側のドープされたポリシリ
コン層の側壁においてソース領域への接続部に対して絶
縁されており、またその下側のポリシリコン層がゲート
電極と部分的に重なり、また酸化層によりゲート電極に
対して絶縁されており、また電界効果トランジスタのド
レイン領域と接続されていることを特徴とするグイナミ
フク半導体メモリ用6トランジスタバラクタ装置により
達成される。
集積密度を高めるためゲート電極の下側は1つの誘電体
層により覆われ、またゲート電極の他方の側は1つの酸
化シリコン層により覆われ、さらにゲート電極は1つの
窒化物、Teos(−テトラエチルオルトケイ酸塩)ま
たはTeos−窒化物#(TS1)により覆われている
。
層により覆われ、またゲート電極の他方の側は1つの酸
化シリコン層により覆われ、さらにゲート電極は1つの
窒化物、Teos(−テトラエチルオルトケイ酸塩)ま
たはTeos−窒化物#(TS1)により覆われている
。
本発明、特にその実現のための実施態様は特許請求の範
囲第2項以下にあげられている。
囲第2項以下にあげられている。
以下、第1図ないし第10図により本発明によるトラン
ジスタバラクタ装置の製造方法を一層詳細に説明する。
ジスタバラクタ装置の製造方法を一層詳細に説明する。
男」Iし本方法の出発点を成すのは基板@域(SU)で
ある、その上に、後で形成される能動的領域を互いに電
気的に絶縁するため、絶縁層(LQC)が局部的酸化L
OCO3法(=1ocaloxidation of
5ilicone)により形成される。セル領域(
Z)の上に続いぞ1つの誘電体層(D1)が被覆され、
また1つのドープされたポリシリコン層から成る電界効
果トランジスタのゲート電極(G)が所望の個所に形成
される。ゲート電極(G)のポリシリコン層の上に、ゲ
ート電極(G)と−緒に構造化される1つの酸化物層(
01)が析出される。
ある、その上に、後で形成される能動的領域を互いに電
気的に絶縁するため、絶縁層(LQC)が局部的酸化L
OCO3法(=1ocaloxidation of
5ilicone)により形成される。セル領域(
Z)の上に続いぞ1つの誘電体層(D1)が被覆され、
また1つのドープされたポリシリコン層から成る電界効
果トランジスタのゲート電極(G)が所望の個所に形成
される。ゲート電極(G)のポリシリコン層の上に、ゲ
ート電極(G)と−緒に構造化される1つの酸化物層(
01)が析出される。
集積密度を高めるためにゲート電極(G)は全面を絶縁
層により囲まれていなければならないので、スペーサ技
術(全面への酸化シリコンの析出および異方性のバック
エッチング、すなわち、側縁に酸化物が残留)を用いて
、側面(02)が1つの酸化物カバーにより包まれる。
層により囲まれていなければならないので、スペーサ技
術(全面への酸化シリコンの析出および異方性のバック
エッチング、すなわち、側縁に酸化物が残留)を用いて
、側面(02)が1つの酸化物カバーにより包まれる。
CVD(=化学的蒸着=気相からの析出)プロセスによ
り、全面を絶縁されたゲート電極(G)を含めてすべて
のセルIM5(Z)の上に’l’eos(=テトラエチ
ルオルトケイ酸塩)、窒化物またはTeas−窒化物の
薄い層(TS1)が析出される。この層はその後の過程
で、第2のポリシリコン層により覆われるべきでないセ
ル領域のソース領域のなかまでエッチングすることなく
、なお被覆すべき第2のポリシリコン層をエッチング過
程により構造化する役割をする。Teos(−テトラエ
チルオルトケイ@塩)、窒化物またはTeos−窒化物
層(TS1)は、なお形成すべき第2のポリシリコン層
がセル領域(Z)の基板(SU)への電気的接触を有す
るべき場所で除去される。この範囲は、外部への接続可
能性をもはや有していないので、“埋め込まれた接触部
” (BC)とも呼ばれる。
り、全面を絶縁されたゲート電極(G)を含めてすべて
のセルIM5(Z)の上に’l’eos(=テトラエチ
ルオルトケイ酸塩)、窒化物またはTeas−窒化物の
薄い層(TS1)が析出される。この層はその後の過程
で、第2のポリシリコン層により覆われるべきでないセ
ル領域のソース領域のなかまでエッチングすることなく
、なお被覆すべき第2のポリシリコン層をエッチング過
程により構造化する役割をする。Teos(−テトラエ
チルオルトケイ@塩)、窒化物またはTeos−窒化物
層(TS1)は、なお形成すべき第2のポリシリコン層
がセル領域(Z)の基板(SU)への電気的接触を有す
るべき場所で除去される。この範囲は、外部への接続可
能性をもはや有していないので、“埋め込まれた接触部
” (BC)とも呼ばれる。
その際に、Te o s、窒化物またはTeos−窒化
物層(TS1)が、′埋め込まれた接触部″ (BC)
に境を接する領域においても除去されることが許容され
、従って、“埋め込まれた接触部”(B C)を形成す
るホト技術の関節の狂いの際にも、後で形成されるべき
接触面が完全に自由にエッチングされる。
物層(TS1)が、′埋め込まれた接触部″ (BC)
に境を接する領域においても除去されることが許容され
、従って、“埋め込まれた接触部”(B C)を形成す
るホト技術の関節の狂いの際にも、後で形成されるべき
接触面が完全に自由にエッチングされる。
玉1皿:セル領域(Z)のTeos(=テトラエチルオ
ルトケイ酸塩)、窒化物またはTeos−窒化物rf#
(TS1)の上に、後にそれぞれバラクタの下側電極を
形成する1つのポリシリコン層(P1)が析出される。
ルトケイ酸塩)、窒化物またはTeos−窒化物rf#
(TS1)の上に、後にそれぞれバラクタの下側電極を
形成する1つのポリシリコン層(P1)が析出される。
平らなインプランテーシヨンまたは他のドーピング方法
によりこのポリシリコン層(P1)が導電性にされ、ま
た続いて、電界効果トランジスタのゲート電極が部分的
に覆われるように構造化される。電界効果トランジスタ
のソース(S)およびドレイン(D)電極を導電性にす
るために、ゲート電極(G)の間に位置するセル@域内
のソースwi域(S)はインプランテーションまたは他
のドーピング方法により、また“埋め込まれた接触部”
(B C)の下のドレイン領域(D)はドープされた
ポリシリコン層(P1)の拡散によりドープされる。
によりこのポリシリコン層(P1)が導電性にされ、ま
た続いて、電界効果トランジスタのゲート電極が部分的
に覆われるように構造化される。電界効果トランジスタ
のソース(S)およびドレイン(D)電極を導電性にす
るために、ゲート電極(G)の間に位置するセル@域内
のソースwi域(S)はインプランテーションまたは他
のドーピング方法により、また“埋め込まれた接触部”
(B C)の下のドレイン領域(D)はドープされた
ポリシリコン層(P1)の拡散によりドープされる。
IJL:次の過程では、バラクタのドープされたポリシ
リコン層(P1)とその後の過程で被覆すべきポリシリ
コンff1(P2)との間に必要な誘電体層(D2)が
酸化過程またはCVD (−化学的莫着=気相からの析
出)プロセスにより全セル領域(Z)の上に析出される
。続いて全セル領域(Z)の上に第2のポリシリコンf
f(P2)が析出され、またドーピング方法によりドー
プされる。
リコン層(P1)とその後の過程で被覆すべきポリシリ
コンff1(P2)との間に必要な誘電体層(D2)が
酸化過程またはCVD (−化学的莫着=気相からの析
出)プロセスにより全セル領域(Z)の上に析出される
。続いて全セル領域(Z)の上に第2のポリシリコンf
f(P2)が析出され、またドーピング方法によりドー
プされる。
ドープされたポリシリコン層(P2)はその後の過程で
のその構造化の後に誘電体Jit(D2)およびドープ
されたポリシリコンFit(P1)と−緒にバラクタを
形成する。このバラクタはその構成形態に基づいて“積
み重ねられたキャパシタ”とも呼ばれる。
のその構造化の後に誘電体Jit(D2)およびドープ
されたポリシリコンFit(P1)と−緒にバラクタを
形成する。このバラクタはその構成形態に基づいて“積
み重ねられたキャパシタ”とも呼ばれる。
玉互皿:その後の過程でCVD(=化学的蒸着−気和か
らの析出)プロセスを介してTeos(−テトラエチル
オルトケイ酸塩)およびホウ素−リン−ケイ酸ガラス層
(B P S G)が絶縁層として析出され、その際に
ホウ素−リン−ケイ酸ガラス1(BPSG)は、セル領
域の上にこれまでの過程により生じたかど構造を最後の
接続金属化のために丸める役割をする。絶縁ff(BP
SG)は接続接触部(K)の範囲内で再び除去される。
らの析出)プロセスを介してTeos(−テトラエチル
オルトケイ酸塩)およびホウ素−リン−ケイ酸ガラス層
(B P S G)が絶縁層として析出され、その際に
ホウ素−リン−ケイ酸ガラス1(BPSG)は、セル領
域の上にこれまでの過程により生じたかど構造を最後の
接続金属化のために丸める役割をする。絶縁ff(BP
SG)は接続接触部(K)の範囲内で再び除去される。
その際にソース領域(S)への接続接触部(K)の接触
孔はゲート電極(G)の上に重なっていてよい。
孔はゲート電極(G)の上に重なっていてよい。
この孔はソース領域(S)へのその後に形成される接触
面よりも大きくてよい、従って、接続接触部(K)を形
成するホト技術の調節の狂いの際にも、ゲート電極(G
)の酸化物側面(o2)の間の全面が接触面として利用
され得る。
面よりも大きくてよい、従って、接続接触部(K)を形
成するホト技術の調節の狂いの際にも、ゲート電極(G
)の酸化物側面(o2)の間の全面が接触面として利用
され得る。
玉工皿:ソース領域(S)の上のその後に形成される接
続接触部(K)の範囲内のドープされたポリシリコン層
(P2)の後続のエッチング過程で、セル領域(Z)の
上に1つの別のTo o s、、 窒化物またはTeo
s−窒化物層(Te2)がCVD法により析出され、ま
た等方性エッチングを介してソース領域(S)のその後
に形成される接続接触部(K)の上で除去される。いま
、1つの別のエッチング過程で、ドープされたポリシリ
コン層(P2)がソース領域(S)の接続接触部(K)
の範囲内で、それ以外のポリシリコン層(P2)をt!
傷させることなく除去される。エッチング過程は専ら誘
電体ff1(Di)およびTeos−窒化物層f(TS
1)の上で停止する。上側のドープされたポリシリコン
層(P2)がソース領¥1(S)の接続接触部(K)と
電気的に接続されていないように、上側のドープされた
ポリシリコン層(P2)の側面はソース領域(S)のそ
の後に形成される接続接触部(K)の範囲内で酸化され
る。この過程におけるソース拡散領域(S)の酸化はT
e03s窒化物または’l’eos−窒化物層(TS1
)または誘電体層(D1)により阻止される。
続接触部(K)の範囲内のドープされたポリシリコン層
(P2)の後続のエッチング過程で、セル領域(Z)の
上に1つの別のTo o s、、 窒化物またはTeo
s−窒化物層(Te2)がCVD法により析出され、ま
た等方性エッチングを介してソース領域(S)のその後
に形成される接続接触部(K)の上で除去される。いま
、1つの別のエッチング過程で、ドープされたポリシリ
コン層(P2)がソース領域(S)の接続接触部(K)
の範囲内で、それ以外のポリシリコン層(P2)をt!
傷させることなく除去される。エッチング過程は専ら誘
電体ff1(Di)およびTeos−窒化物層f(TS
1)の上で停止する。上側のドープされたポリシリコン
層(P2)がソース領¥1(S)の接続接触部(K)と
電気的に接続されていないように、上側のドープされた
ポリシリコン層(P2)の側面はソース領域(S)のそ
の後に形成される接続接触部(K)の範囲内で酸化され
る。この過程におけるソース拡散領域(S)の酸化はT
e03s窒化物または’l’eos−窒化物層(TS1
)または誘電体層(D1)により阻止される。
続いて、短い異方性エッチングによりTeos(−テト
ラエチルオルトケイ酸塩)、窒化物またはTeos−窒
化物層(Te2)自体またはその上に場合によっては存
在する薄い酸化物が除去される。接続接触部(K)の範
囲内にまだ存在する残留酸化物がエッチングにより除去
され、また最後に接続接触部(K)が金属化される。
ラエチルオルトケイ酸塩)、窒化物またはTeos−窒
化物層(Te2)自体またはその上に場合によっては存
在する薄い酸化物が除去される。接続接触部(K)の範
囲内にまだ存在する残留酸化物がエッチングにより除去
され、また最後に接続接触部(K)が金属化される。
1工皿:第1図中のすべての過程が、最後の過程を除い
て、ここで同じ(行われる。周縁範囲(P)は“積み重
ねられたキャパシタ”を有していないので、“埋め込ま
れた接触部” (B C)も必要でなく、またTeos
(=テトラエチルオルトケイ酸塩)、窒化物またはT
e o s−窒化物層(TS1)は周縁範囲(P)の上
の1つの閉じられた表面を形成する。
て、ここで同じ(行われる。周縁範囲(P)は“積み重
ねられたキャパシタ”を有していないので、“埋め込ま
れた接触部” (B C)も必要でなく、またTeos
(=テトラエチルオルトケイ酸塩)、窒化物またはT
e o s−窒化物層(TS1)は周縁範囲(P)の上
の1つの閉じられた表面を形成する。
11辺:この過程は下記の例外を除いて第2図で行われ
る過程に相当する0周縁範囲内にはバラクタが収容され
ていないので、ドープされたポリシリコン層(P1)は
ここで再び完全に除去され得る。第1II中でドレイン
領域(D)のドーピングの役割をしたドープされたポリ
シリコン層t(PL)の拡散の代わりに、ソース領域(
S)およびドレイン領域(D)は共通にたとえばインプ
ランテーシヨンのような1つのドーピング方法によりド
ープされる。
る過程に相当する0周縁範囲内にはバラクタが収容され
ていないので、ドープされたポリシリコン層(P1)は
ここで再び完全に除去され得る。第1II中でドレイン
領域(D)のドーピングの役割をしたドープされたポリ
シリコン層t(PL)の拡散の代わりに、ソース領域(
S)およびドレイン領域(D)は共通にたとえばインプ
ランテーシヨンのような1つのドーピング方法によりド
ープされる。
築工皿:第8図で行われる過程は第3図で行われる過程
に相当するが、バラクタに一対するドープされたポリシ
リコン1f(P2)がTeos(禦テトラエチルオルト
ケイ#、塩)、窒化物またはTe。
に相当するが、バラクタに一対するドープされたポリシ
リコン1f(P2)がTeos(禦テトラエチルオルト
ケイ#、塩)、窒化物またはTe。
S−窒化物層(TS1)および誘電体層i(D1)と同
じくソース(S)およびドレイン(D)領域の範囲内で
除去される。
じくソース(S)およびドレイン(D)領域の範囲内で
除去される。
J!LLEljCVD(−化学的蒸着=気相からの析出
)プロセスによりTeas (−テトラエチルオルト
ケイ酸塩)およびホウ素−リン−ケイ酸ガラス層(B
P S G)が絶縁層として析出され、またソース(S
)およびドレイン(D)領域に対するその後に形成され
る接続接触部(K)の範囲内で再び除去される。
)プロセスによりTeas (−テトラエチルオルト
ケイ酸塩)およびホウ素−リン−ケイ酸ガラス層(B
P S G)が絶縁層として析出され、またソース(S
)およびドレイン(D)領域に対するその後に形成され
る接続接触部(K)の範囲内で再び除去される。
tui:第5図中のセル領域(Z)のソース領域(S)
の上のドープされたポリシリコンFi(P2)の後続の
エッチング過程のために、周縁範囲(P)の上に1つの
別のTeos(=テトラエチルオルトケイ酸塩)、窒化
物またはTeos−窒化物層(TS、2)がCVD (
=化学的蒸着=気相からの析出)プロセスにより析出さ
れる。この屓は第5図中のポリシリコンfit(P2)
の縁の酸化の際に接続接触部(K)のなかのソース−ド
レイン拡散領域(S、D)の酸化を阻止する。続いて、
短い異方性エッチングによりTeoS (−テトラエチ
ルオルトケイ酸塩)、窒化物またはTeos−窒化物F
f(TS2)自体またはその上に場合によっては存在す
る薄い酸化物が除去される6周縁範囲(P)内のソース
(S)およびドレイン範囲(D)のその後に形成される
接続接触部(K)の範囲内にまだ存在する残留酸化物が
エッチングにより除去され、また最後に接続接触部(K
)が金属化される。
の上のドープされたポリシリコンFi(P2)の後続の
エッチング過程のために、周縁範囲(P)の上に1つの
別のTeos(=テトラエチルオルトケイ酸塩)、窒化
物またはTeos−窒化物層(TS、2)がCVD (
=化学的蒸着=気相からの析出)プロセスにより析出さ
れる。この屓は第5図中のポリシリコンfit(P2)
の縁の酸化の際に接続接触部(K)のなかのソース−ド
レイン拡散領域(S、D)の酸化を阻止する。続いて、
短い異方性エッチングによりTeoS (−テトラエチ
ルオルトケイ酸塩)、窒化物またはTeos−窒化物F
f(TS2)自体またはその上に場合によっては存在す
る薄い酸化物が除去される6周縁範囲(P)内のソース
(S)およびドレイン範囲(D)のその後に形成される
接続接触部(K)の範囲内にまだ存在する残留酸化物が
エッチングにより除去され、また最後に接続接触部(K
)が金属化される。
本発明により得られる利点は特に、バラクタの2つのポ
リシリコン層のより大きな重なり面積によるバラクタの
キャパシタンス利得にある。簡単な製造法によりすべて
の設計量がバラクタの上側および下側ポリシリコン層の
重なり間隔を例外としてホト技術の関節許容差に無関係
になる。
リシリコン層のより大きな重なり面積によるバラクタの
キャパシタンス利得にある。簡単な製造法によりすべて
の設計量がバラクタの上側および下側ポリシリコン層の
重なり間隔を例外としてホト技術の関節許容差に無関係
になる。
第1図ないし第5図はトランジスタバラクタ装置の製造
方法を1つのセル領域の断面により示す図、第6図ない
し第10図は末男法で同時に形成される周縁範囲内のト
ランジスタを示す図である。 BC・・・埋め込まれた接触部、BPSG・・・ホウ素
−リン−ケイ酸ガラス層、D・・・ドレイン領域、DI
、D2・・・誘電体層、G・・・ゲート電極、K・・・
接続接触部、LOG・・・絶縁層、01・・・酸化物層
、02・・・酸化物カバー、P・・・周縁範囲、Pl、
1.2・・・ドープされたポリシリコン層、S・・・ソ
ース領域、SU・・・基板、TSI、TS2−Teos
−窒化物層、2・・・セル領域。 FIo 1 FI06 FIo 7 I08 FIo9 IG10
方法を1つのセル領域の断面により示す図、第6図ない
し第10図は末男法で同時に形成される周縁範囲内のト
ランジスタを示す図である。 BC・・・埋め込まれた接触部、BPSG・・・ホウ素
−リン−ケイ酸ガラス層、D・・・ドレイン領域、DI
、D2・・・誘電体層、G・・・ゲート電極、K・・・
接続接触部、LOG・・・絶縁層、01・・・酸化物層
、02・・・酸化物カバー、P・・・周縁範囲、Pl、
1.2・・・ドープされたポリシリコン層、S・・・ソ
ース領域、SU・・・基板、TSI、TS2−Teos
−窒化物層、2・・・セル領域。 FIo 1 FI06 FIo 7 I08 FIo9 IG10
Claims (1)
- 【特許請求の範囲】 1)ドープされたシリコン基板(SU)上のダイナミッ
ク半導体メモリ用のトランジスタバラクタ装置において
、 ドープされたシリコン基板内に位置するソース(S)お
よびドレイン(D)領域と全面を絶縁層で覆われたゲー
ト電極(G)とを有する少なくとも1つの電界効果トラ
ンジスタを含んでおり、そのソース領域(S)が直接に
1つの接続部(K)により外部から接触可能であり、電
界効果トランジスタのゲート電極(G)と重なっており
、1つの誘電体層(D2)により互いに隔離された2つ
のドープされたポリシリコン層(P1、P2)から成る
“積み重ねられたキャパシタ”として構成されている少
なくとも1つのバラクタを含んでおり、その最も上側の
ポリシリコン層(P2)が外部から接触可能であり、ま
た下側のポリシリコン層(P1)およびその側縁と重な
り、またゲート電極(G)を覆い、また1つの絶縁層に
より上側のドープされたポリシリコン層(P2)の側壁
においてソース領域(S)への接続部(K)に対して絶
縁されており、またその下側のポリシリコン層(P1)
がゲート電極(G)と部分的に重なり、また酸化層(O
1、O2)によりゲート電極(G)に対して絶縁されて
おり、また電界効果トランジスタのドレイン領域(D)
と接続されている ことを特徴とするトランジスタバラクタ装置。 2)ゲート電極(G)のポリシリコン層が1つの酸化シ
リコン層(O1、O2)により覆われていることを特徴
とする特許請求の範囲第1項記載のトランジスタバラク
タ装置。 3)酸化シリコン層(O1、O2)により包まれたゲー
ト電極(G)が窒化物、Teos(=テトラエチルオル
トケイ酸塩)またはTeos−窒化物層(TS1)によ
り覆われていることを特徴とする特許請求の範囲第2項
記載のトランジスタバラクタ装置。 4) a)CVD(=化学的蒸着=気相からの析出)プロセス
により、全面を絶縁されたゲート電極(G)とソース(
S)およびドレイン(D)領域とを有するセル領域(Z
)の上にTeos(=テトラエチルオルトケイ酸塩)、
窒化物またはTeos−窒化物層(TS1)が析出され
、また析出された層(TS1)が、計画されたドレイン
領域(D)と計画されたバラクタとの間に1つの“埋め
込まれた接触部”を作るため、電界効果トランジスタの
計画された、ドレイン領域(D)の範囲の上で除去され
、 b)ポリシリコン層(P1)がセル領域(Z)の上に被
覆され、またポリシリコン層(P1)がインプランテー
ションまたは他のドーピング方法によりドープされ、 c)ポリシリコン層(P1)が、バラクタの下側のポリ
シリコン層を形成しかつ電界効果トランジスタのゲート
電極(G)を部分的に覆うように構造化され、 d)酸化またはCVD(=化学的蒸着=気相からの析出
)プロセスによりセル領域(Z)の上に誘電体層(D2
)が析出され、 e)ポリシリコン層(P2)がセル領域(Z)の上に被
覆され、またポリシリコン層(P2)がインプランテー
ションまたは他のドーピング方法によりドープされ、 f)CVD(=化学的蒸着=気相からの析出)プロセス
によりTeos(=テトラエチルオルトケイ酸塩)およ
びホウ素−リン−ケイ酸ガラス層(BPSG)が析出さ
れ、 g)接続接触部(K)の上でTeos(=テトラエチル
オルトケイ酸塩)およびホウ素 −リン−ケイ酸ガラス層(BPSG)が除去され、 h)CVD(=化学的蒸着=気相からの析出)プロセス
により薄いTeos(=テトラエチルオルトケイ酸塩)
、窒化物またはTeos−窒化物層(TS2)が析出さ
れ、この層が電界効果トランジスタのソース領域(S)
の範囲内で等方性エッチングにより除去され、 i)電界効果トランジスタのソース領域(S)の範囲内
で、ドープされたポリシリコン層 (P2)がエッチングされ、このエッチン グは誘電体層(D1)およびTeos−窒 化物層(TS1)の上で停止し、 j)バラクタの上側のドープされたポリシリコン層(P
2)の側縁が電界効果トランジ スタのソース領域(S)の範囲内で、ソー ス領域(S)への接続接触部(K)とバラ クタの上側のポリシリコン層(P2)との 間の絶縁を達成するため酸化され、 k)異方性エッチングによりTeos(=テトラエチル
オルトケイ酸塩)、窒化物また はTeos−窒化物層(TS2)の上の酸 化層が除去され、続いてTeos(=テト ラエチルオルトケイ酸塩)、窒化物または Teos−窒化物層(TS2)が除去され、l)酸化層
が電界効果トランジスタのソース領域(S)の接続接触
部(K)、バラクタ の上側のドープされたポリシリコン層(P 2)およびゲート電極(G)の範囲内でエ ッチングにより除去され、 m)接続接触部(K)が金属化される ことを特徴とするトランジスタバラクタ装置の製造方法
。 5)過程g)で接触孔が、ゲート電極(G)と重なって
いてよいTeos(=テトラエチルオルトケイ酸塩)お
よびホウ素−リン−ケイ酸ガラス層(BPSG)のなか
にエッチングにより形成されることを特徴とする特許請
求の範囲第4項記載のトランジスタバラクタ装置の製造
方法。 6)過程c)とd)との間で電界効果トランジスタのソ
ース領域(S)がセル領域(Z)のなかへ植え込まれ、
またバラクタの下側のドープされたポリシリコン層(P
1)の拡散により電界効果トランジスタのドレイン領域
(D)がセル領域(Z)のなかに形成されることを特徴
とする特許請求の範囲第4項または第5項記載のトラン
ジスタバラクタ装置の製造方法。 7)過程a)とb)との間で電界効果トランジスタのソ
ース領域(S)およびドレイン領域(D)がセル領域(
Z)のなかへ植え込まれることを特徴とする特許請求の
範囲第4項または第5項記載のトランジスタバラクタ装
置の製造方法。 8)過程k)とl)との間で電界効果トランジスタのソ
ース領域(S)がセル領域(Z)のなかへ植え込まれ、
またバラクタの下側のドープされたポリシリコン層(P
1)の拡散により電界効果トランジスタのドレイン領域
(D)がセル領域(Z)のなかに形成されることを特徴
とする特許請求の範囲第4項または第5項記載のトラン
ジスタバラクタ装置の製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE3628500 | 1986-08-22 | ||
DE3628500.5 | 1986-08-22 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6373553A true JPS6373553A (ja) | 1988-04-04 |
JP2628494B2 JP2628494B2 (ja) | 1997-07-09 |
Family
ID=6307933
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62209113A Expired - Lifetime JP2628494B2 (ja) | 1986-08-22 | 1987-08-21 | トランジスタバラクタ装置及びその製造方法 |
Country Status (7)
Country | Link |
---|---|
US (1) | US4855801A (ja) |
EP (1) | EP0258657B1 (ja) |
JP (1) | JP2628494B2 (ja) |
KR (1) | KR920005702B1 (ja) |
AT (1) | ATE79202T1 (ja) |
DE (1) | DE3780885D1 (ja) |
HK (1) | HK8895A (ja) |
Families Citing this family (45)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0789569B2 (ja) * | 1986-03-26 | 1995-09-27 | 株式会社日立製作所 | 半導体集積回路装置及びその製造方法 |
US5191402A (en) * | 1986-10-27 | 1993-03-02 | Seiko Epson Corporation | Semiconductor device having an inter-layer insulating film disposed between two wiring layers |
US5612557A (en) * | 1986-10-27 | 1997-03-18 | Seiko Epson Corporation | Semiconductor device having an inter-layer insulating film disposed between two wiring layers |
JP2602219B2 (ja) * | 1987-02-06 | 1997-04-23 | 株式会社日立製作所 | 半導体記憶装置 |
KR920007787B1 (ko) * | 1987-06-09 | 1992-09-17 | 세이꼬 엡슨 가부시끼가이샤 | 반도체 장치 및 그 제조방법 |
US5650647A (en) * | 1987-06-17 | 1997-07-22 | Fujitsu Limited | Dynamic random access memory device and method of producing same |
DE3856143T2 (de) * | 1987-06-17 | 1998-10-29 | Fujitsu Ltd | Verfahren zum Herstellen einer dynamischen Speicherzelle mit wahlfreiem Zugriff |
KR100212098B1 (ko) * | 1987-09-19 | 1999-08-02 | 가나이 쓰도무 | 반도체 집적회로 장치 및 그 제조 방법과 반도체 집적 회로 장치의 배선기판 및 그 제조 방법 |
KR910010167B1 (ko) * | 1988-06-07 | 1991-12-17 | 삼성전자 주식회사 | 스택 캐패시터 dram셀 및 그의 제조방법 |
JPH0828427B2 (ja) * | 1988-09-14 | 1996-03-21 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
JP2633650B2 (ja) * | 1988-09-30 | 1997-07-23 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
US5143861A (en) * | 1989-03-06 | 1992-09-01 | Sgs-Thomson Microelectronics, Inc. | Method making a dynamic random access memory cell with a tungsten plug |
JP2904533B2 (ja) * | 1989-03-09 | 1999-06-14 | 株式会社東芝 | 半導体装置の製造方法 |
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