JPS63110666A - ダイナミック半導体メモリ用メモリセル装置とその製法 - Google Patents
ダイナミック半導体メモリ用メモリセル装置とその製法Info
- Publication number
- JPS63110666A JPS63110666A JP62257044A JP25704487A JPS63110666A JP S63110666 A JPS63110666 A JP S63110666A JP 62257044 A JP62257044 A JP 62257044A JP 25704487 A JP25704487 A JP 25704487A JP S63110666 A JPS63110666 A JP S63110666A
- Authority
- JP
- Japan
- Prior art keywords
- polysilicon layer
- layer
- doped
- capacitor
- contact
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims description 17
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 239000004065 semiconductor Substances 0.000 title claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 58
- 229920005591 polysilicon Polymers 0.000 claims description 58
- 239000003990 capacitor Substances 0.000 claims description 42
- 230000005669 field effect Effects 0.000 claims description 8
- 238000000034 method Methods 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 238000005516 engineering process Methods 0.000 claims description 3
- 238000002955 isolation Methods 0.000 claims description 3
- 125000006850 spacer group Chemical group 0.000 claims description 3
- 238000009413 insulation Methods 0.000 claims 1
- 229910005091 Si3N Inorganic materials 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000012856 packing Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 101150014174 calm gene Proteins 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ドープされたシリコン基板上のダイナミッ
ク半導体メモリに対するメモリセル装置およびその製造
方法に関するものである。
ク半導体メモリに対するメモリセル装置およびその製造
方法に関するものである。
ダイナミック半導体メモリ（ＤＲＡＭ）の基本構造はト
ランジスタ・コンデンサセルから成る。
ランジスタ・コンデンサセルから成る。
このトランジスタはＭＯＳＦＥＴ型のもので、ソース領
域とゲート領域を通して外部から制御Ｂ可能である。ド
レン領域はコンデンサの一方の電極側に電気的に結ばれ
、コンデンサの他方の電極側はそれに接触する接続線を
通して外部から制御することができる。１メガビツト領
域のトランジスタとコンデンサの実装密度の場合、コン
デンサは通常基板のドープされた層と平坦なポリシリコ
ン層とその間の誘電分離層から構成されブレーナ形とな
っている。ダイナミックメモリ（ＤＲＡＭ）の場合実装
密度を高めるためには、許されるセル面が小さいことと
３０乃至５ＯＦＦに達する必要な容量が妨害を受けない
ようにすることからコンデンサの特別な形態が必要とな
る。このように小さい所要面積とコンデンサに必要な最
小容量に対する要求を満たす方法の１つはコンデンサを
積層キャパシタとすることである。この積層キャパシタ
は２つのポリシリコン層と１つの分ｉ！ｉ！！誘電体層
から成るもので、これらの層はブレーナ形とする必要は
なく電界効果トランジスタのゲート電極に重なり合って
いる。
域とゲート領域を通して外部から制御Ｂ可能である。ド
レン領域はコンデンサの一方の電極側に電気的に結ばれ
、コンデンサの他方の電極側はそれに接触する接続線を
通して外部から制御することができる。１メガビツト領
域のトランジスタとコンデンサの実装密度の場合、コン
デンサは通常基板のドープされた層と平坦なポリシリコ
ン層とその間の誘電分離層から構成されブレーナ形とな
っている。ダイナミックメモリ（ＤＲＡＭ）の場合実装
密度を高めるためには、許されるセル面が小さいことと
３０乃至５ＯＦＦに達する必要な容量が妨害を受けない
ようにすることからコンデンサの特別な形態が必要とな
る。このように小さい所要面積とコンデンサに必要な最
小容量に対する要求を満たす方法の１つはコンデンサを
積層キャパシタとすることである。この積層キャパシタ
は２つのポリシリコン層と１つの分ｉ！ｉ！！誘電体層
から成るもので、これらの層はブレーナ形とする必要は
なく電界効果トランジスタのゲート電極に重なり合って
いる。
積層キャパシタの構想に暴きセル容量の大きいダイナミ
ック半導体メモリの製作が可能であることは、文献「ア
イ・イー・イー・イー・トランサクション・オン・エレ
クトロン・デバイセズ（ＩＥＥＥ Ｔｒａｎｓａｃｔｉ
ｏｎ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ） Ｊ
ＥＤ−２７（８）１９８０年８月、１５９６−１６０
１頁に記載され公知である。この報告による積層キャパ
シタは窒化シリコンＳｉ３Ｎ、の層を含むポリシリコン
２層構造（多くの場合ポリＳｉ５１−５ｉ３ＮポリＳｉ
又はＡｆ）である。この文献の第１図にはＡ） トップ
キャパシタ、Ｂ）中間キャパシタ、Ｃ）ボトムキャパシ
タの３積層キャパシタ・セル構造が示されている。Ａ）
とＢ）ではゲート電極に積層キャパシタが部分的に重な
り合う、Ａ）では３層構造がポリ５ｔ−３ｉ３Ｎ４４１
層であり、Ｂ）ではポリ５ｔ−Ｓｉ３Ｎ、−ポリＳＬ層
である。Ｃ）のボトムキャパシタではゲート電極がポリ
５ｉ−Ｓｉ３Ｎ＜−ポリＳｔ構成の積層キャパシタを部
分的に覆う。積層度を高める別のセル構造も既に提案さ
れている。その−例はＣＣＢセル（ｃａｐａｃｉｔａｎ
ｃｅ−ｃｏｕｐｌｅｄ ｂｉｔ １ｉｎｅ ｃａｌ１）
であって、その構成は文献「アイ・イー・イー・イー・
ジャーナル・オン・ソリッド・ステイト・サーキッツ（
ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ ５ｔａ
ｔｅ Ｃ１ｒｃｕｉｔｓ） ＪＶＯｌ、ＳＣ−２０（１
） ２１０ ２１５頁に記載されている。このセルの基
本的思想は基板へのビット線接触を避けるためソース領
域又はドレン領域を容量結合により接続することである
。この文献の第１図にはセルの構成が詳細に示されてい
るが、それによればポリシリコンの３層構造であって第
１層はゲート電極であり、第２層と第３層が分離誘電層
と共にコンデンサを構成する。集積度を高める別の方法
は文献「アイ・イー・イー・イー・エレクトロン・デバ
イス・レターズ（ＩＥＥＥＥｌｅｃｔｒｏｎ Ｄｅｖｉ
ｃｅ Ｌｅｔｔｅｒｓ） 」Ｖｏｌ、ＥＤＬ−５（５）
、１９８４年５月、１５１−１５３頁に記載されている
。この場合コンデンサの１つのポリシリコン層の一部が
他の層をＵ字形に包み、トランジスタはコンデンサの第
２ポリシリコン層上に設けられることによりトランジス
タ・コンデンサ装置が圧縮される。この装置はダイナミ
ック・フォールデッドＲＡＭセルとも呼ばれている。Ｃ
ＣＢセルではソース領域又はドレン領域がトランジスタ
の接続端の間で動作電圧又はその倍電圧を印加されるか
ら短絡発生の危険がある。この点はトランジスタのチャ
ネル長が０．７乃至１μ園のとき特に重大である。
ック半導体メモリの製作が可能であることは、文献「ア
イ・イー・イー・イー・トランサクション・オン・エレ
クトロン・デバイセズ（ＩＥＥＥ Ｔｒａｎｓａｃｔｉ
ｏｎ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ） Ｊ
ＥＤ−２７（８）１９８０年８月、１５９６−１６０
１頁に記載され公知である。この報告による積層キャパ
シタは窒化シリコンＳｉ３Ｎ、の層を含むポリシリコン
２層構造（多くの場合ポリＳｉ５１−５ｉ３ＮポリＳｉ
又はＡｆ）である。この文献の第１図にはＡ） トップ
キャパシタ、Ｂ）中間キャパシタ、Ｃ）ボトムキャパシ
タの３積層キャパシタ・セル構造が示されている。Ａ）
とＢ）ではゲート電極に積層キャパシタが部分的に重な
り合う、Ａ）では３層構造がポリ５ｔ−３ｉ３Ｎ４４１
層であり、Ｂ）ではポリ５ｔ−Ｓｉ３Ｎ、−ポリＳＬ層
である。Ｃ）のボトムキャパシタではゲート電極がポリ
５ｉ−Ｓｉ３Ｎ＜−ポリＳｔ構成の積層キャパシタを部
分的に覆う。積層度を高める別のセル構造も既に提案さ
れている。その−例はＣＣＢセル（ｃａｐａｃｉｔａｎ
ｃｅ−ｃｏｕｐｌｅｄ ｂｉｔ １ｉｎｅ ｃａｌ１）
であって、その構成は文献「アイ・イー・イー・イー・
ジャーナル・オン・ソリッド・ステイト・サーキッツ（
ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ ５ｔａ
ｔｅ Ｃ１ｒｃｕｉｔｓ） ＪＶＯｌ、ＳＣ−２０（１
） ２１０ ２１５頁に記載されている。このセルの基
本的思想は基板へのビット線接触を避けるためソース領
域又はドレン領域を容量結合により接続することである
。この文献の第１図にはセルの構成が詳細に示されてい
るが、それによればポリシリコンの３層構造であって第
１層はゲート電極であり、第２層と第３層が分離誘電層
と共にコンデンサを構成する。集積度を高める別の方法
は文献「アイ・イー・イー・イー・エレクトロン・デバ
イス・レターズ（ＩＥＥＥＥｌｅｃｔｒｏｎ Ｄｅｖｉ
ｃｅ Ｌｅｔｔｅｒｓ） 」Ｖｏｌ、ＥＤＬ−５（５）
、１９８４年５月、１５１−１５３頁に記載されている
。この場合コンデンサの１つのポリシリコン層の一部が
他の層をＵ字形に包み、トランジスタはコンデンサの第
２ポリシリコン層上に設けられることによりトランジス
タ・コンデンサ装置が圧縮される。この装置はダイナミ
ック・フォールデッドＲＡＭセルとも呼ばれている。Ｃ
ＣＢセルではソース領域又はドレン領域がトランジスタ
の接続端の間で動作電圧又はその倍電圧を印加されるか
ら短絡発生の危険がある。この点はトランジスタのチャ
ネル長が０．７乃至１μ園のとき特に重大である。
公知の積層キャパシタ構成によれば、集積密度の上昇に
伴ってコンデンサとビット線接触の形成が困難になる。
伴ってコンデンサとビット線接触の形成が困難になる。
この発明の目的は、メモリセル装置のセル構成の改善に
より集積度を高め、接続線とドープ領域の間の接触形成
を簡単にし、又このようなメモリセル装置を製作する簡
単な方法を提供することである。
より集積度を高め、接続線とドープ領域の間の接触形成
を簡単にし、又このようなメモリセル装置を製作する簡
単な方法を提供することである。
この目的は特許請求の範囲第１項に記載したメモリセル
装置を使用することによって達成される。
装置を使用することによって達成される。
この発明によって得られる利点は、コンデンサの２つの
ポリシリコン層の間の大きな重なり合い面積により容量
値が増大することと、接続線とドーピング領域の接触の
形成が簡単になることである。
ポリシリコン層の間の大きな重なり合い面積により容量
値が増大することと、接続線とドーピング領域の接触の
形成が簡単になることである。
図面についてこの発明を更に詳細に説明する。
第１図に示したこの発明の実施例には、ソースＳとドレ
ンＤとゲート領域Ｇで構成される２つの電界効果トラン
ジスタが含まれ、厚い酸化膜上に設けられた２つの補助
ゲート電極Ｇ′は隣接セルの電界効果トランジスタに対
する接続線となっている。ゲート電極Ｇ又はＧ′は全面
的にｗＡ縁層Ｏ１，０２によって包まれ、そめ内部にド
ープされたポリシリコン層Ｐ１を備える。ゲート電極の
幅は、０乃至、５μ…、ソース領域とドレン領域の幅は
約、２μ−である。ソース領域Ｓ上のドープされたポリ
シリコン層部分Ｐ２は接続線Ｚとソース領域Ｓの間の接
触補助面となる。この接触補助面はゲート電極Ｇの上に
重ねることができる。ポリシリコン層Ｐ２のドレン領域
り上の部分はコンデンサの下側を形成し、埋込み接触と
呼ばれる部分を通してドレン令頁域りに結ばれる。ポリ
シリコン層は０．４乃至、０μ−の比較的厚い厚さに析
出させる。
ンＤとゲート領域Ｇで構成される２つの電界効果トラン
ジスタが含まれ、厚い酸化膜上に設けられた２つの補助
ゲート電極Ｇ′は隣接セルの電界効果トランジスタに対
する接続線となっている。ゲート電極Ｇ又はＧ′は全面
的にｗＡ縁層Ｏ１，０２によって包まれ、そめ内部にド
ープされたポリシリコン層Ｐ１を備える。ゲート電極の
幅は、０乃至、５μ…、ソース領域とドレン領域の幅は
約、２μ−である。ソース領域Ｓ上のドープされたポリ
シリコン層部分Ｐ２は接続線Ｚとソース領域Ｓの間の接
触補助面となる。この接触補助面はゲート電極Ｇの上に
重ねることができる。ポリシリコン層Ｐ２のドレン領域
り上の部分はコンデンサの下側を形成し、埋込み接触と
呼ばれる部分を通してドレン令頁域りに結ばれる。ポリ
シリコン層は０．４乃至、０μ−の比較的厚い厚さに析
出させる。
ｆｆさが約０．１５μ曙のポリシリコン層Ｐ３はコンデ
ンサの上側を形成し、誘電層Ｄ１によってポリシリコン
層Ｐ２から分離される。ポリシリコンｌＰ３が常にコン
デンサのポリシリコン層Ｐ２の側壁を覆っているから、
コンデンサの側壁面がブレーナ面に加えられ、メモリ容
量は約１００％増大する。ポリシリコン層Ｐ３がメモリ
セルフイールドを全面的に覆っているからポリシリコン
層Ｐ２の接触補助面に対して通孔をポリシリコン層Ｐ３
に設けなければならない。その際接触補助面とポリシリ
コン層Ｐ３の間に約０．３５μＩの位置合せ許容度、約
０．１５μ−の層の厚さに応じて安全間隔を保持する必
要がある。ポリシリコン層Ｐ２と接触補助面を形成する
ポリシリコン層Ｐ２の部分との間の間隙の幅はポリシリ
コン層Ｐ３の厚さの２倍とポリシリコン層Ｐ２に対する
ポリシリコン層Ｐ３の位置合せ許容度の２倍の和とする
のが、ポリシリコン層Ｐ３を層Ｐ２の接触補助面から確
実に分離し同時にコンデンサの下側が全面的に覆われる
ようにするために必要である。この幅はポリシリコン層
Ｐ２の接触補助面とポリシリコン層Ｐ３の安全問隔約０
．５μｍ、ポリシリコン層Ｐ３とポリシリコン層Ｐ２と
の重り合いの幅約０．３５μ請およびポリシリコン層Ｐ
３の厚さ約０．１５μ−という３つの長さに分けられる
ものである。ポリシリコン層Ｐ３は絶縁層例えばＳｉｎ
、層で覆われ、この絶縁層に通孔がエツチングによりあ
けられる。約０．９μ−幅の通孔を通して接続線Ｚとド
ープ領域（ここではソース領域Ｓ）の間に接触が作られ
る０層列の終端は接続線Ｚとしてのアルミニウム被覆で
あり、この接続線はポリシリコン層Ｐ２の接触補助面を
通してドープ領域（ここではソース領域Ｓ）に結ばれる
。
ンサの上側を形成し、誘電層Ｄ１によってポリシリコン
層Ｐ２から分離される。ポリシリコンｌＰ３が常にコン
デンサのポリシリコン層Ｐ２の側壁を覆っているから、
コンデンサの側壁面がブレーナ面に加えられ、メモリ容
量は約１００％増大する。ポリシリコン層Ｐ３がメモリ
セルフイールドを全面的に覆っているからポリシリコン
層Ｐ２の接触補助面に対して通孔をポリシリコン層Ｐ３
に設けなければならない。その際接触補助面とポリシリ
コン層Ｐ３の間に約０．３５μＩの位置合せ許容度、約
０．１５μ−の層の厚さに応じて安全間隔を保持する必
要がある。ポリシリコン層Ｐ２と接触補助面を形成する
ポリシリコン層Ｐ２の部分との間の間隙の幅はポリシリ
コン層Ｐ３の厚さの２倍とポリシリコン層Ｐ２に対する
ポリシリコン層Ｐ３の位置合せ許容度の２倍の和とする
のが、ポリシリコン層Ｐ３を層Ｐ２の接触補助面から確
実に分離し同時にコンデンサの下側が全面的に覆われる
ようにするために必要である。この幅はポリシリコン層
Ｐ２の接触補助面とポリシリコン層Ｐ３の安全問隔約０
．５μｍ、ポリシリコン層Ｐ３とポリシリコン層Ｐ２と
の重り合いの幅約０．３５μ請およびポリシリコン層Ｐ
３の厚さ約０．１５μ−という３つの長さに分けられる
ものである。ポリシリコン層Ｐ３は絶縁層例えばＳｉｎ
、層で覆われ、この絶縁層に通孔がエツチングによりあ
けられる。約０．９μ−幅の通孔を通して接続線Ｚとド
ープ領域（ここではソース領域Ｓ）の間に接触が作られ
る０層列の終端は接続線Ｚとしてのアルミニウム被覆で
あり、この接続線はポリシリコン層Ｐ２の接触補助面を
通してドープ領域（ここではソース領域Ｓ）に結ばれる
。
第２図にメモリセル構造形成の第１段階を示す。
ここでは公知のＬＯＧＯ３技術によりドープされたシリ
コン基板ＳＵの表面に厚い酸化膜区域ＤＫと薄い酸化膜
区域ＤＵの構造化が行われる。
コン基板ＳＵの表面に厚い酸化膜区域ＤＫと薄い酸化膜
区域ＤＵの構造化が行われる。
第３図に示した第２段階では絶縁されたゲート電極Ｇ、
Ｇ”が作られ、続いて基板の全面にポリシリコン層Ｐ１
が析出し、更にこのポリシリコン層Ｐ１の上に酸化層Ｏ
１が析出する。スペーサ技術によりゲート電極Ｇ、Ｇ’
の側面が酸化物被覆０２で包まれる。このスペーサ技術
は酸化シリコンの全面析出と異方性戻しエツチングから
成り、戻しエツチングに際して電極の側面に酸化層が残
される。最後にソース領域Ｓとドレン領域りがドープさ
れる。２つのゲート電極ＧはドレンＤとソースＳと共に
２つの電界効果トランジスタを構成するのに対して、ゲ
ート電極Ｇ′は図に示されていない別の電界効果トラン
ジスタの接続線となる。
Ｇ”が作られ、続いて基板の全面にポリシリコン層Ｐ１
が析出し、更にこのポリシリコン層Ｐ１の上に酸化層Ｏ
１が析出する。スペーサ技術によりゲート電極Ｇ、Ｇ’
の側面が酸化物被覆０２で包まれる。このスペーサ技術
は酸化シリコンの全面析出と異方性戻しエツチングから
成り、戻しエツチングに際して電極の側面に酸化層が残
される。最後にソース領域Ｓとドレン領域りがドープさ
れる。２つのゲート電極ＧはドレンＤとソースＳと共に
２つの電界効果トランジスタを構成するのに対して、ゲ
ート電極Ｇ′は図に示されていない別の電界効果トラン
ジスタの接続線となる。
第４図には積層キャパシタと接触補助面としての第２ポ
リシリコン層Ｐ２の構造化が示される。
リシリコン層Ｐ２の構造化が示される。
厚さ０．４乃至、０μ−のポリシリコン層Ｐ２を析出さ
せた後マスクエツチングにより積層キャパシタと接触補
助面に対する下側面を形成する。続いてポリシリコン層
Ｐ２と後で作られるポリシリコン［Ｐ３の間の誘電層と
してＳｉ３Ｎ、層をＣＶＤ法によって作るか５ｉｏｔＮ
を酸化処理によって作る。
せた後マスクエツチングにより積層キャパシタと接触補
助面に対する下側面を形成する。続いてポリシリコン層
Ｐ２と後で作られるポリシリコン［Ｐ３の間の誘電層と
してＳｉ３Ｎ、層をＣＶＤ法によって作るか５ｉｏｔＮ
を酸化処理によって作る。
第５図には薄いポリシリコン層Ｐ３の積層キャパシタと
しての構造化を示す。ここでは薄いポリシリコン層Ｐ３
を析出させ、マスクエツチングにより接触補助面の上と
ゲート電極Ｇの一部分の上にある層Ｐ３の部分を除去す
る。
しての構造化を示す。ここでは薄いポリシリコン層Ｐ３
を析出させ、マスクエツチングにより接触補助面の上と
ゲート電極Ｇの一部分の上にある層Ｐ３の部分を除去す
る。
第６図はこの発明によるメモリセルの製作過程の完了段
階を示す。ここでは厚さ０．６乃至０．８μ糟の５ｍ０
２層０３がＣＶＤ法で作られ、マスクを使用すするエツ
チングによってこの層に通孔が設けられる。
階を示す。ここでは厚さ０．６乃至０．８μ糟の５ｍ０
２層０３がＣＶＤ法で作られ、マスクを使用すするエツ
チングによってこの層に通孔が設けられる。
続く製作工程においてこの通孔に接続線Ｚとソース領域
Ｓの間の接触がポリシリコン層Ｐ２の接触補助面の上に
作られる。最後に接続線Ｚとなるアルミニウム層が設け
られ、ポリシリコン層Ｐ２の接触補助面の上で電界効果
トランジスタのソース領域Ｓに結ばれる。
Ｓの間の接触がポリシリコン層Ｐ２の接触補助面の上に
作られる。最後に接続線Ｚとなるアルミニウム層が設け
られ、ポリシリコン層Ｐ２の接触補助面の上で電界効果
トランジスタのソース領域Ｓに結ばれる。
第１図はこの発明によるメモリセル装置の断面を示し、
第２図乃至第６図はこの発明によるメモリセル装置の製
造工程の５つの段階においてのデバイスの断面を示す。 Ｇ、Ｇ’・・・ゲート電極、Ｓ・・・ソース領域、Ｄ・
・・ドレン領域、Ｐｌ乃至Ｐ３・・・ポリシリコン層、
ＤＩ・・・誘電層、０１乃至０３・・・絶縁層、ＳＵ・
・・シリコン基板。 ＦＩＧ １ ＦＩＧ ２ ＩＧ４
第２図乃至第６図はこの発明によるメモリセル装置の製
造工程の５つの段階においてのデバイスの断面を示す。 Ｇ、Ｇ’・・・ゲート電極、Ｓ・・・ソース領域、Ｄ・
・・ドレン領域、Ｐｌ乃至Ｐ３・・・ポリシリコン層、
ＤＩ・・・誘電層、０１乃至０３・・・絶縁層、ＳＵ・
・・シリコン基板。 ＦＩＧ １ ＦＩＧ ２ ＩＧ４
Claims (1)
- 【特許請求の範囲】 １）ソース領域（Ｓ）とドレン領域（Ｄ）となる２つの
ドープ領域と、第１ドープポリシリコン層（Ｐ１）から
成り全面が絶縁層で覆われたゲート電極（Ｇ）を備える
少くとも１つの電解効果トランジスタと、 厚い第２ドープポリシリコン層（Ｐ２）と薄い第３ドー
プポリシリコン層（Ｐ３）ならびにこれらのポリシリコ
ン層の間に置かれた誘電層（Ｄ１）を備え、ゲート電極
（Ｇ）に重なり合った少くとも１つの積層キャパシタ型
のコンデンサと、 コンデンサの第２ポリシリコン層の部分区域の上にあっ
て第２ポリシリコン層に対して絶縁された第１ドープ領
域と配線（Ｚ）の間の接触と、 コンデンサの第２ドープポリシリコン層（Ｐ２）と１つ
の第２ドープ領域の間の接触とをそなえるドープされた
シリコン基板上のダイナミック半導体メモリ用メモリセ
ル装置。 ２）第３ポリシリコン層（Ｐ３）が多数のコンデンサと
電界効果トランジスタから成るメモリセルフィールドを
覆っていること、第３ポリシリコン層（Ｐ３）が第２ポ
リシリコン層の部分区域に達する通孔を備えこの通孔を
通して配線（Ｚ）とドープ領域の間の接触が形成される
ことを特徴とする特許請求の範囲第１項記載のメモリセ
ル装置。 ３）第２ポリシリコン層の部分区域が絶縁層で全面的に
覆われたゲート電極（Ｇ）に部分的に重なり合っている
ことを特徴とする特許請求の範囲第１項又は第２項記載
のメモリセル装置。 ４）次の工程： （ａ）ドープされたシリコン基板に厚い酸化膜部分（Ｄ
Ｋ）と薄い酸化膜部分（ＤＵ）を持つ構造を作る、 （ｂ）絶縁されたゲート電極（Ｇ）の構造を作り、ゲー
ト電極表面にスペーサ技術を行って側面を酸化物外被で
覆い第２ポリシリコン層の部分区域に第１ドープ領域に
対する埋込み接触を作り、コンデンサの第２ポリシリコ
ン層（Ｐ２）の区域に第２ドープ領域に対する埋込み接
触を作る、 （ｃ）電界効果トランジスタのソース領域（Ｓ）とドレ
ン領域（Ｄ）にドーピングを行う、 （ｄ）厚さ０．５乃至１．０μｍの第２ドープポリシリ
コン層に構造を作り、第２ポリシリコン層の一部とコン
デンサの第２ポリシリコン層（Ｐ２）を形成させる、 （ｅ）コンデンサの絶縁分離中間層としての誘電層（Ｄ
１）を設ける、 （ｆ）薄い第３ドープポリシリコン層（Ｐ３）にコンデ
ンサとしての構造を作る、 （ｇ）絶縁分離層を設け配線（Ｚ）と第１ドープ領域の
間の接触を形成させる、 によることを特徴とするダイナミック半導体メモリ用メ
モリセル装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3635293.4 | 1986-10-16 | ||
| DE3635293 | 1986-10-16 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63110666A true JPS63110666A (ja) | 1988-05-16 |
Family
ID=6311876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62257044A Pending JPS63110666A (ja) | 1986-10-16 | 1987-10-12 | ダイナミック半導体メモリ用メモリセル装置とその製法 |
Country Status (6)
| Country | Link |
|---|---|
| EP (1) | EP0263941B1 (ja) |
| JP (1) | JPS63110666A (ja) |
| KR (1) | KR960015519B1 (ja) |
| AT (1) | ATE97259T1 (ja) |
| DE (1) | DE3788107D1 (ja) |
| HK (1) | HK125595A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03270168A (ja) * | 1990-03-20 | 1991-12-02 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH04196481A (ja) * | 1990-11-28 | 1992-07-16 | Nec Corp | 半導体記憶装置 |
| US5248628A (en) * | 1989-09-08 | 1993-09-28 | Kabushiki Kaisha Toshiba | Method of fabricating a semiconductor memory device |
| JP2009264319A (ja) * | 2008-04-28 | 2009-11-12 | Denso Corp | 消音装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5286998A (en) * | 1989-05-31 | 1994-02-15 | Fujitsu Limited | Semiconductor device having two transistors forming a memory cell and a peripheral circuit, wherein the impurity region of the first transistor is not subjected to an etching atmosphere |
| JPH0821687B2 (ja) * | 1989-05-31 | 1996-03-04 | 富士通株式会社 | 半導体装置及びその製造方法 |
| KR920008294B1 (ko) * | 1990-05-08 | 1992-09-26 | 금성일렉트론 주식회사 | 반도체 장치의 제조방법 |
| US5605857A (en) * | 1993-02-12 | 1997-02-25 | Micron Technology, Inc. | Method of forming a bit line over capacitor array of memory cells and an array of bit line over capacitor array of memory cells |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60231357A (ja) * | 1984-04-28 | 1985-11-16 | Fujitsu Ltd | 半導体記憶装置 |
| JPS61183952A (ja) * | 1985-02-09 | 1986-08-16 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
| JPS61222255A (ja) * | 1985-03-28 | 1986-10-02 | Fujitsu Ltd | 半導体記憶装置の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2577339B1 (fr) * | 1985-02-12 | 1991-05-10 | Eurotechnique Sa | Memoire dynamique en circuit integre |
-
1987
- 1987-08-17 EP EP87111909A patent/EP0263941B1/de not_active Expired - Lifetime
- 1987-08-17 AT AT87111909T patent/ATE97259T1/de not_active IP Right Cessation
- 1987-08-17 DE DE87111909T patent/DE3788107D1/de not_active Expired - Lifetime
- 1987-10-12 JP JP62257044A patent/JPS63110666A/ja active Pending
- 1987-10-16 KR KR1019870011504A patent/KR960015519B1/ko not_active IP Right Cessation
-
1995
- 1995-08-03 HK HK125595A patent/HK125595A/xx not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60231357A (ja) * | 1984-04-28 | 1985-11-16 | Fujitsu Ltd | 半導体記憶装置 |
| JPS61183952A (ja) * | 1985-02-09 | 1986-08-16 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
| JPS61222255A (ja) * | 1985-03-28 | 1986-10-02 | Fujitsu Ltd | 半導体記憶装置の製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5248628A (en) * | 1989-09-08 | 1993-09-28 | Kabushiki Kaisha Toshiba | Method of fabricating a semiconductor memory device |
| JPH03270168A (ja) * | 1990-03-20 | 1991-12-02 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH04196481A (ja) * | 1990-11-28 | 1992-07-16 | Nec Corp | 半導体記憶装置 |
| JP2009264319A (ja) * | 2008-04-28 | 2009-11-12 | Denso Corp | 消音装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0263941B1 (de) | 1993-11-10 |
| KR880005687A (ko) | 1988-06-30 |
| KR960015519B1 (ko) | 1996-11-15 |
| DE3788107D1 (de) | 1993-12-16 |
| HK125595A (en) | 1995-08-11 |
| EP0263941A1 (de) | 1988-04-20 |
| ATE97259T1 (de) | 1993-11-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2682455B2 (ja) | 半導体記憶装置およびその製造方法 | |
| KR920005702B1 (ko) | 다아나믹 반도체 메모리용 트랜지스터-버랙터장치 및 그 제조방법 | |
| US5420449A (en) | Capacitor for a semiconductor device | |
| JPH05152537A (ja) | セルフアラインコンタクト領域の製造方法およびその方法を用いるスタツクトキヤパシタ | |
| US5187548A (en) | Stacked capacitor of a dram cell with fin-shaped electrodes having supporting layers | |
| JPS63110666A (ja) | ダイナミック半導体メモリ用メモリセル装置とその製法 | |
| JP2570100B2 (ja) | 半導体記憶装置 | |
| CN114121962A (zh) | 动态随机存取存储器装置及其形成方法 | |
| KR970011761B1 (ko) | 반도체 디램 셀 및 디램셀의 캐패시터 제조 방법 | |
| CN1049300C (zh) | 制造半导体器件的方法 | |
| JPH07109874B2 (ja) | 半導体装置及びその製造方法 | |
| US5326998A (en) | Semiconductor memory cell and manufacturing method thereof | |
| JP2809131B2 (ja) | 半導体装置の製造方法 | |
| JPH01100960A (ja) | 半導体集積回路装置 | |
| JPH0240949A (ja) | メモリ装置 | |
| KR100285823B1 (ko) | 디램 셀 장치 | |
| KR940005890B1 (ko) | 전계효과트랜지스터 및 그 제조방법 | |
| JP3165693B2 (ja) | スタックトキャパシタ型ｄｒａｍ | |
| JP2643892B2 (ja) | 強誘電体メモリ | |
| JPH03145159A (ja) | 半導体記憶装置およびその製造方法 | |
| KR960013636B1 (ko) | 반도체 기억장치의 전하보존전극 제조방법 | |
| JP3137401B2 (ja) | 半導体記憶装置およびその製造方法 | |
| KR20000003877A (ko) | 반도체 장치 및 그의 제조 방법 | |
| JP2607508B2 (ja) | 半導体記憶装置 | |
| KR960011641B1 (ko) | 반도체장치의 커패시터 및 그 제조방법 |