JPS63110666A - ダイナミック半導体メモリ用メモリセル装置とその製法 - Google Patents
ダイナミック半導体メモリ用メモリセル装置とその製法Info
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- JPS63110666A JPS63110666A JP62257044A JP25704487A JPS63110666A JP S63110666 A JPS63110666 A JP S63110666A JP 62257044 A JP62257044 A JP 62257044A JP 25704487 A JP25704487 A JP 25704487A JP S63110666 A JPS63110666 A JP S63110666A
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ドープされたシリコン基板上のダイナミッ
ク半導体メモリに対するメモリセル装置およびその製造
方法に関するものである。
ク半導体メモリに対するメモリセル装置およびその製造
方法に関するものである。
ダイナミック半導体メモリ(DRAM)の基本構造はト
ランジスタ・コンデンサセルから成る。
ランジスタ・コンデンサセルから成る。
このトランジスタはMOSFET型のもので、ソース領
域とゲート領域を通して外部から制御B可能である。ド
レン領域はコンデンサの一方の電極側に電気的に結ばれ
、コンデンサの他方の電極側はそれに接触する接続線を
通して外部から制御することができる。1メガビツト領
域のトランジスタとコンデンサの実装密度の場合、コン
デンサは通常基板のドープされた層と平坦なポリシリコ
ン層とその間の誘電分離層から構成されブレーナ形とな
っている。ダイナミックメモリ(DRAM)の場合実装
密度を高めるためには、許されるセル面が小さいことと
30乃至5OFFに達する必要な容量が妨害を受けない
ようにすることからコンデンサの特別な形態が必要とな
る。このように小さい所要面積とコンデンサに必要な最
小容量に対する要求を満たす方法の1つはコンデンサを
積層キャパシタとすることである。この積層キャパシタ
は2つのポリシリコン層と1つの分i!i!!誘電体層
から成るもので、これらの層はブレーナ形とする必要は
なく電界効果トランジスタのゲート電極に重なり合って
いる。
域とゲート領域を通して外部から制御B可能である。ド
レン領域はコンデンサの一方の電極側に電気的に結ばれ
、コンデンサの他方の電極側はそれに接触する接続線を
通して外部から制御することができる。1メガビツト領
域のトランジスタとコンデンサの実装密度の場合、コン
デンサは通常基板のドープされた層と平坦なポリシリコ
ン層とその間の誘電分離層から構成されブレーナ形とな
っている。ダイナミックメモリ(DRAM)の場合実装
密度を高めるためには、許されるセル面が小さいことと
30乃至5OFFに達する必要な容量が妨害を受けない
ようにすることからコンデンサの特別な形態が必要とな
る。このように小さい所要面積とコンデンサに必要な最
小容量に対する要求を満たす方法の1つはコンデンサを
積層キャパシタとすることである。この積層キャパシタ
は2つのポリシリコン層と1つの分i!i!!誘電体層
から成るもので、これらの層はブレーナ形とする必要は
なく電界効果トランジスタのゲート電極に重なり合って
いる。
積層キャパシタの構想に暴きセル容量の大きいダイナミ
ック半導体メモリの製作が可能であることは、文献「ア
イ・イー・イー・イー・トランサクション・オン・エレ
クトロン・デバイセズ(IEEE Transacti
on on Electron Devices) J
ED−27(8)1980年8月、1596−160
1頁に記載され公知である。この報告による積層キャパ
シタは窒化シリコンSi3N、の層を含むポリシリコン
2層構造(多くの場合ポリSi51−5i3NポリSi
又はAf)である。この文献の第1図にはA) トップ
キャパシタ、B)中間キャパシタ、C)ボトムキャパシ
タの3積層キャパシタ・セル構造が示されている。A)
とB)ではゲート電極に積層キャパシタが部分的に重な
り合う、A)では3層構造がポリ5t−3i3N441
層であり、B)ではポリ5t−Si3N、−ポリSL層
である。C)のボトムキャパシタではゲート電極がポリ
5i−Si3N<−ポリSt構成の積層キャパシタを部
分的に覆う。積層度を高める別のセル構造も既に提案さ
れている。その−例はCCBセル(capacitan
ce−coupled bit 1ine cal1)
であって、その構成は文献「アイ・イー・イー・イー・
ジャーナル・オン・ソリッド・ステイト・サーキッツ(
IEEE Journal of 5olid 5ta
te C1rcuits) JVOl、SC−20(1
) 210 215頁に記載されている。このセルの基
本的思想は基板へのビット線接触を避けるためソース領
域又はドレン領域を容量結合により接続することである
。この文献の第1図にはセルの構成が詳細に示されてい
るが、それによればポリシリコンの3層構造であって第
1層はゲート電極であり、第2層と第3層が分離誘電層
と共にコンデンサを構成する。集積度を高める別の方法
は文献「アイ・イー・イー・イー・エレクトロン・デバ
イス・レターズ(IEEEElectron Devi
ce Letters) 」Vol、EDL−5(5)
、1984年5月、151−153頁に記載されている
。この場合コンデンサの1つのポリシリコン層の一部が
他の層をU字形に包み、トランジスタはコンデンサの第
2ポリシリコン層上に設けられることによりトランジス
タ・コンデンサ装置が圧縮される。この装置はダイナミ
ック・フォールデッドRAMセルとも呼ばれている。C
CBセルではソース領域又はドレン領域がトランジスタ
の接続端の間で動作電圧又はその倍電圧を印加されるか
ら短絡発生の危険がある。この点はトランジスタのチャ
ネル長が0.7乃至1μ園のとき特に重大である。
ック半導体メモリの製作が可能であることは、文献「ア
イ・イー・イー・イー・トランサクション・オン・エレ
クトロン・デバイセズ(IEEE Transacti
on on Electron Devices) J
ED−27(8)1980年8月、1596−160
1頁に記載され公知である。この報告による積層キャパ
シタは窒化シリコンSi3N、の層を含むポリシリコン
2層構造(多くの場合ポリSi51−5i3NポリSi
又はAf)である。この文献の第1図にはA) トップ
キャパシタ、B)中間キャパシタ、C)ボトムキャパシ
タの3積層キャパシタ・セル構造が示されている。A)
とB)ではゲート電極に積層キャパシタが部分的に重な
り合う、A)では3層構造がポリ5t−3i3N441
層であり、B)ではポリ5t−Si3N、−ポリSL層
である。C)のボトムキャパシタではゲート電極がポリ
5i−Si3N<−ポリSt構成の積層キャパシタを部
分的に覆う。積層度を高める別のセル構造も既に提案さ
れている。その−例はCCBセル(capacitan
ce−coupled bit 1ine cal1)
であって、その構成は文献「アイ・イー・イー・イー・
ジャーナル・オン・ソリッド・ステイト・サーキッツ(
IEEE Journal of 5olid 5ta
te C1rcuits) JVOl、SC−20(1
) 210 215頁に記載されている。このセルの基
本的思想は基板へのビット線接触を避けるためソース領
域又はドレン領域を容量結合により接続することである
。この文献の第1図にはセルの構成が詳細に示されてい
るが、それによればポリシリコンの3層構造であって第
1層はゲート電極であり、第2層と第3層が分離誘電層
と共にコンデンサを構成する。集積度を高める別の方法
は文献「アイ・イー・イー・イー・エレクトロン・デバ
イス・レターズ(IEEEElectron Devi
ce Letters) 」Vol、EDL−5(5)
、1984年5月、151−153頁に記載されている
。この場合コンデンサの1つのポリシリコン層の一部が
他の層をU字形に包み、トランジスタはコンデンサの第
2ポリシリコン層上に設けられることによりトランジス
タ・コンデンサ装置が圧縮される。この装置はダイナミ
ック・フォールデッドRAMセルとも呼ばれている。C
CBセルではソース領域又はドレン領域がトランジスタ
の接続端の間で動作電圧又はその倍電圧を印加されるか
ら短絡発生の危険がある。この点はトランジスタのチャ
ネル長が0.7乃至1μ園のとき特に重大である。
公知の積層キャパシタ構成によれば、集積密度の上昇に
伴ってコンデンサとビット線接触の形成が困難になる。
伴ってコンデンサとビット線接触の形成が困難になる。
この発明の目的は、メモリセル装置のセル構成の改善に
より集積度を高め、接続線とドープ領域の間の接触形成
を簡単にし、又このようなメモリセル装置を製作する簡
単な方法を提供することである。
より集積度を高め、接続線とドープ領域の間の接触形成
を簡単にし、又このようなメモリセル装置を製作する簡
単な方法を提供することである。
この目的は特許請求の範囲第1項に記載したメモリセル
装置を使用することによって達成される。
装置を使用することによって達成される。
この発明によって得られる利点は、コンデンサの2つの
ポリシリコン層の間の大きな重なり合い面積により容量
値が増大することと、接続線とドーピング領域の接触の
形成が簡単になることである。
ポリシリコン層の間の大きな重なり合い面積により容量
値が増大することと、接続線とドーピング領域の接触の
形成が簡単になることである。
図面についてこの発明を更に詳細に説明する。
第1図に示したこの発明の実施例には、ソースSとドレ
ンDとゲート領域Gで構成される2つの電界効果トラン
ジスタが含まれ、厚い酸化膜上に設けられた2つの補助
ゲート電極G′は隣接セルの電界効果トランジスタに対
する接続線となっている。ゲート電極G又はG′は全面
的にwA縁層O1,02によって包まれ、そめ内部にド
ープされたポリシリコン層P1を備える。ゲート電極の
幅は、0乃至、5μ…、ソース領域とドレン領域の幅は
約、2μ−である。ソース領域S上のドープされたポリ
シリコン層部分P2は接続線Zとソース領域Sの間の接
触補助面となる。この接触補助面はゲート電極Gの上に
重ねることができる。ポリシリコン層P2のドレン領域
り上の部分はコンデンサの下側を形成し、埋込み接触と
呼ばれる部分を通してドレン令頁域りに結ばれる。ポリ
シリコン層は0.4乃至、0μ−の比較的厚い厚さに析
出させる。
ンDとゲート領域Gで構成される2つの電界効果トラン
ジスタが含まれ、厚い酸化膜上に設けられた2つの補助
ゲート電極G′は隣接セルの電界効果トランジスタに対
する接続線となっている。ゲート電極G又はG′は全面
的にwA縁層O1,02によって包まれ、そめ内部にド
ープされたポリシリコン層P1を備える。ゲート電極の
幅は、0乃至、5μ…、ソース領域とドレン領域の幅は
約、2μ−である。ソース領域S上のドープされたポリ
シリコン層部分P2は接続線Zとソース領域Sの間の接
触補助面となる。この接触補助面はゲート電極Gの上に
重ねることができる。ポリシリコン層P2のドレン領域
り上の部分はコンデンサの下側を形成し、埋込み接触と
呼ばれる部分を通してドレン令頁域りに結ばれる。ポリ
シリコン層は0.4乃至、0μ−の比較的厚い厚さに析
出させる。
ffさが約0.15μ曙のポリシリコン層P3はコンデ
ンサの上側を形成し、誘電層D1によってポリシリコン
層P2から分離される。ポリシリコンlP3が常にコン
デンサのポリシリコン層P2の側壁を覆っているから、
コンデンサの側壁面がブレーナ面に加えられ、メモリ容
量は約100%増大する。ポリシリコン層P3がメモリ
セルフイールドを全面的に覆っているからポリシリコン
層P2の接触補助面に対して通孔をポリシリコン層P3
に設けなければならない。その際接触補助面とポリシリ
コン層P3の間に約0.35μIの位置合せ許容度、約
0.15μ−の層の厚さに応じて安全間隔を保持する必
要がある。ポリシリコン層P2と接触補助面を形成する
ポリシリコン層P2の部分との間の間隙の幅はポリシリ
コン層P3の厚さの2倍とポリシリコン層P2に対する
ポリシリコン層P3の位置合せ許容度の2倍の和とする
のが、ポリシリコン層P3を層P2の接触補助面から確
実に分離し同時にコンデンサの下側が全面的に覆われる
ようにするために必要である。この幅はポリシリコン層
P2の接触補助面とポリシリコン層P3の安全問隔約0
.5μm、ポリシリコン層P3とポリシリコン層P2と
の重り合いの幅約0.35μ請およびポリシリコン層P
3の厚さ約0.15μ−という3つの長さに分けられる
ものである。ポリシリコン層P3は絶縁層例えばSin
、層で覆われ、この絶縁層に通孔がエツチングによりあ
けられる。約0.9μ−幅の通孔を通して接続線Zとド
ープ領域(ここではソース領域S)の間に接触が作られ
る0層列の終端は接続線Zとしてのアルミニウム被覆で
あり、この接続線はポリシリコン層P2の接触補助面を
通してドープ領域(ここではソース領域S)に結ばれる
。
ンサの上側を形成し、誘電層D1によってポリシリコン
層P2から分離される。ポリシリコンlP3が常にコン
デンサのポリシリコン層P2の側壁を覆っているから、
コンデンサの側壁面がブレーナ面に加えられ、メモリ容
量は約100%増大する。ポリシリコン層P3がメモリ
セルフイールドを全面的に覆っているからポリシリコン
層P2の接触補助面に対して通孔をポリシリコン層P3
に設けなければならない。その際接触補助面とポリシリ
コン層P3の間に約0.35μIの位置合せ許容度、約
0.15μ−の層の厚さに応じて安全間隔を保持する必
要がある。ポリシリコン層P2と接触補助面を形成する
ポリシリコン層P2の部分との間の間隙の幅はポリシリ
コン層P3の厚さの2倍とポリシリコン層P2に対する
ポリシリコン層P3の位置合せ許容度の2倍の和とする
のが、ポリシリコン層P3を層P2の接触補助面から確
実に分離し同時にコンデンサの下側が全面的に覆われる
ようにするために必要である。この幅はポリシリコン層
P2の接触補助面とポリシリコン層P3の安全問隔約0
.5μm、ポリシリコン層P3とポリシリコン層P2と
の重り合いの幅約0.35μ請およびポリシリコン層P
3の厚さ約0.15μ−という3つの長さに分けられる
ものである。ポリシリコン層P3は絶縁層例えばSin
、層で覆われ、この絶縁層に通孔がエツチングによりあ
けられる。約0.9μ−幅の通孔を通して接続線Zとド
ープ領域(ここではソース領域S)の間に接触が作られ
る0層列の終端は接続線Zとしてのアルミニウム被覆で
あり、この接続線はポリシリコン層P2の接触補助面を
通してドープ領域(ここではソース領域S)に結ばれる
。
第2図にメモリセル構造形成の第1段階を示す。
ここでは公知のLOGO3技術によりドープされたシリ
コン基板SUの表面に厚い酸化膜区域DKと薄い酸化膜
区域DUの構造化が行われる。
コン基板SUの表面に厚い酸化膜区域DKと薄い酸化膜
区域DUの構造化が行われる。
第3図に示した第2段階では絶縁されたゲート電極G、
G”が作られ、続いて基板の全面にポリシリコン層P1
が析出し、更にこのポリシリコン層P1の上に酸化層O
1が析出する。スペーサ技術によりゲート電極G、G’
の側面が酸化物被覆02で包まれる。このスペーサ技術
は酸化シリコンの全面析出と異方性戻しエツチングから
成り、戻しエツチングに際して電極の側面に酸化層が残
される。最後にソース領域Sとドレン領域りがドープさ
れる。2つのゲート電極GはドレンDとソースSと共に
2つの電界効果トランジスタを構成するのに対して、ゲ
ート電極G′は図に示されていない別の電界効果トラン
ジスタの接続線となる。
G”が作られ、続いて基板の全面にポリシリコン層P1
が析出し、更にこのポリシリコン層P1の上に酸化層O
1が析出する。スペーサ技術によりゲート電極G、G’
の側面が酸化物被覆02で包まれる。このスペーサ技術
は酸化シリコンの全面析出と異方性戻しエツチングから
成り、戻しエツチングに際して電極の側面に酸化層が残
される。最後にソース領域Sとドレン領域りがドープさ
れる。2つのゲート電極GはドレンDとソースSと共に
2つの電界効果トランジスタを構成するのに対して、ゲ
ート電極G′は図に示されていない別の電界効果トラン
ジスタの接続線となる。
第4図には積層キャパシタと接触補助面としての第2ポ
リシリコン層P2の構造化が示される。
リシリコン層P2の構造化が示される。
厚さ0.4乃至、0μ−のポリシリコン層P2を析出さ
せた後マスクエツチングにより積層キャパシタと接触補
助面に対する下側面を形成する。続いてポリシリコン層
P2と後で作られるポリシリコン[P3の間の誘電層と
してSi3N、層をCVD法によって作るか5iotN
を酸化処理によって作る。
せた後マスクエツチングにより積層キャパシタと接触補
助面に対する下側面を形成する。続いてポリシリコン層
P2と後で作られるポリシリコン[P3の間の誘電層と
してSi3N、層をCVD法によって作るか5iotN
を酸化処理によって作る。
第5図には薄いポリシリコン層P3の積層キャパシタと
しての構造化を示す。ここでは薄いポリシリコン層P3
を析出させ、マスクエツチングにより接触補助面の上と
ゲート電極Gの一部分の上にある層P3の部分を除去す
る。
しての構造化を示す。ここでは薄いポリシリコン層P3
を析出させ、マスクエツチングにより接触補助面の上と
ゲート電極Gの一部分の上にある層P3の部分を除去す
る。
第6図はこの発明によるメモリセルの製作過程の完了段
階を示す。ここでは厚さ0.6乃至0.8μ糟の5m0
2層03がCVD法で作られ、マスクを使用すするエツ
チングによってこの層に通孔が設けられる。
階を示す。ここでは厚さ0.6乃至0.8μ糟の5m0
2層03がCVD法で作られ、マスクを使用すするエツ
チングによってこの層に通孔が設けられる。
続く製作工程においてこの通孔に接続線Zとソース領域
Sの間の接触がポリシリコン層P2の接触補助面の上に
作られる。最後に接続線Zとなるアルミニウム層が設け
られ、ポリシリコン層P2の接触補助面の上で電界効果
トランジスタのソース領域Sに結ばれる。
Sの間の接触がポリシリコン層P2の接触補助面の上に
作られる。最後に接続線Zとなるアルミニウム層が設け
られ、ポリシリコン層P2の接触補助面の上で電界効果
トランジスタのソース領域Sに結ばれる。
第1図はこの発明によるメモリセル装置の断面を示し、
第2図乃至第6図はこの発明によるメモリセル装置の製
造工程の5つの段階においてのデバイスの断面を示す。 G、G’・・・ゲート電極、S・・・ソース領域、D・
・・ドレン領域、Pl乃至P3・・・ポリシリコン層、
DI・・・誘電層、01乃至03・・・絶縁層、SU・
・・シリコン基板。 FIG 1 FIG 2 IG4
第2図乃至第6図はこの発明によるメモリセル装置の製
造工程の5つの段階においてのデバイスの断面を示す。 G、G’・・・ゲート電極、S・・・ソース領域、D・
・・ドレン領域、Pl乃至P3・・・ポリシリコン層、
DI・・・誘電層、01乃至03・・・絶縁層、SU・
・・シリコン基板。 FIG 1 FIG 2 IG4
Claims (1)
- 【特許請求の範囲】 1)ソース領域(S)とドレン領域(D)となる2つの
ドープ領域と、第1ドープポリシリコン層(P1)から
成り全面が絶縁層で覆われたゲート電極(G)を備える
少くとも1つの電解効果トランジスタと、 厚い第2ドープポリシリコン層(P2)と薄い第3ドー
プポリシリコン層(P3)ならびにこれらのポリシリコ
ン層の間に置かれた誘電層(D1)を備え、ゲート電極
(G)に重なり合った少くとも1つの積層キャパシタ型
のコンデンサと、 コンデンサの第2ポリシリコン層の部分区域の上にあっ
て第2ポリシリコン層に対して絶縁された第1ドープ領
域と配線(Z)の間の接触と、 コンデンサの第2ドープポリシリコン層(P2)と1つ
の第2ドープ領域の間の接触とをそなえるドープされた
シリコン基板上のダイナミック半導体メモリ用メモリセ
ル装置。 2)第3ポリシリコン層(P3)が多数のコンデンサと
電界効果トランジスタから成るメモリセルフィールドを
覆っていること、第3ポリシリコン層(P3)が第2ポ
リシリコン層の部分区域に達する通孔を備えこの通孔を
通して配線(Z)とドープ領域の間の接触が形成される
ことを特徴とする特許請求の範囲第1項記載のメモリセ
ル装置。 3)第2ポリシリコン層の部分区域が絶縁層で全面的に
覆われたゲート電極(G)に部分的に重なり合っている
ことを特徴とする特許請求の範囲第1項又は第2項記載
のメモリセル装置。 4)次の工程: (a)ドープされたシリコン基板に厚い酸化膜部分(D
K)と薄い酸化膜部分(DU)を持つ構造を作る、 (b)絶縁されたゲート電極(G)の構造を作り、ゲー
ト電極表面にスペーサ技術を行って側面を酸化物外被で
覆い第2ポリシリコン層の部分区域に第1ドープ領域に
対する埋込み接触を作り、コンデンサの第2ポリシリコ
ン層(P2)の区域に第2ドープ領域に対する埋込み接
触を作る、 (c)電界効果トランジスタのソース領域(S)とドレ
ン領域(D)にドーピングを行う、 (d)厚さ0.5乃至1.0μmの第2ドープポリシリ
コン層に構造を作り、第2ポリシリコン層の一部とコン
デンサの第2ポリシリコン層(P2)を形成させる、 (e)コンデンサの絶縁分離中間層としての誘電層(D
1)を設ける、 (f)薄い第3ドープポリシリコン層(P3)にコンデ
ンサとしての構造を作る、 (g)絶縁分離層を設け配線(Z)と第1ドープ領域の
間の接触を形成させる、 によることを特徴とするダイナミック半導体メモリ用メ
モリセル装置の製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
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DE3635293.4 | 1986-10-16 | ||
DE3635293 | 1986-10-16 |
Publications (1)
Publication Number | Publication Date |
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JPS63110666A true JPS63110666A (ja) | 1988-05-16 |
Family
ID=6311876
Family Applications (1)
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JP62257044A Pending JPS63110666A (ja) | 1986-10-16 | 1987-10-12 | ダイナミック半導体メモリ用メモリセル装置とその製法 |
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JP (1) | JPS63110666A (ja) |
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
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JPH03270168A (ja) * | 1990-03-20 | 1991-12-02 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JPH04196481A (ja) * | 1990-11-28 | 1992-07-16 | Nec Corp | 半導体記憶装置 |
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1987
- 1987-08-17 EP EP87111909A patent/EP0263941B1/de not_active Expired - Lifetime
- 1987-08-17 AT AT87111909T patent/ATE97259T1/de not_active IP Right Cessation
- 1987-08-17 DE DE87111909T patent/DE3788107D1/de not_active Expired - Lifetime
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- 1987-10-16 KR KR1019870011504A patent/KR960015519B1/ko not_active IP Right Cessation
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1995
- 1995-08-03 HK HK125595A patent/HK125595A/xx not_active IP Right Cessation
Patent Citations (3)
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Also Published As
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KR880005687A (ko) | 1988-06-30 |
KR960015519B1 (ko) | 1996-11-15 |
DE3788107D1 (de) | 1993-12-16 |
HK125595A (en) | 1995-08-11 |
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ATE97259T1 (de) | 1993-11-15 |
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