JPH053605B2 - - Google Patents
Info
- Publication number
- JPH053605B2 JPH053605B2 JP59079536A JP7953684A JPH053605B2 JP H053605 B2 JPH053605 B2 JP H053605B2 JP 59079536 A JP59079536 A JP 59079536A JP 7953684 A JP7953684 A JP 7953684A JP H053605 B2 JPH053605 B2 JP H053605B2
- Authority
- JP
- Japan
- Prior art keywords
- bus
- channel transistor
- cmos inverter
- circuit
- controlled
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 4
- 230000000087 stabilizing effect Effects 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はダイナミツクバス回路に関するもの
である。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a dynamic bus circuit.
一般に、MOSトランジスタを用い、或る一定
期間フローテイング状態となるダイナミツクバス
回路に於いては、他のバスライン、又は他の信号
線との容量結合で生ずるクロストークにより、フ
ローテイング状態のバスのハイレベル（以後
“Ｈ”）又はローレベル（以後“Ｌ”）が影響を受
け変化する。このバス電位の変化が、バスに接続
される入力回路のスレツシヨルド電圧を越えて生
起すれば、バスのデータは反転し、符号誤りを生
ずる。
Generally, in dynamic bus circuits that use MOS transistors and are in a floating state for a certain period of time, crosstalk caused by capacitive coupling with other bus lines or other signal lines causes the floating bus to The high level (hereinafter referred to as "H") or low level (hereinafter referred to as "L") of is affected and changes. If this change in bus potential occurs beyond the threshold voltage of the input circuit connected to the bus, the data on the bus will be inverted and a code error will occur.
本発明はかかる点に鑑みなされたもので、ダイ
ナミツクバスがフローテイング状態となる期間に
バスの電位を検出してこれを入力に正帰還する正
帰還ループを構成することにより、バスの電位を
安定化し、ダイナミツクバスの動作を安定化でき
るダイナミツクバス回路を提供せんとするもので
ある。
The present invention has been made in view of this point, and by configuring a positive feedback loop that detects the bus potential during the period when the dynamic bus is in a floating state and positively feeds it back to the input, the bus potential can be adjusted. It is an object of the present invention to provide a dynamic bus circuit that can stabilize the operation of the dynamic bus.
〔発明の実施例〕
以下、図を用いて本発明の実施例につき説明す
る。[Embodiments of the Invention] Examples of the present invention will be described below with reference to the drawings.
第１図は本願第１の発明の一実施例によるダイ
ナミツクバス回路を示す。図において、１は第１
のＰチヤネルトランジスタで、オン状態に有る時
にバス６を“Ｈ”にドライブする。２は第２のＰ
チヤネルトランジスタで、バス６のプリチヤージ
期間はプリチヤージ信号印加端子８に印加される
ローアクテイブの信号により第１のトランジスタ
１をオフとする。３，４は第３のＰチヤネルトラ
ンジスタ、第４のＮチヤネルトランジスタで、バ
ス６の電位を検出する相補形のインバータ３０を
形成する。５は第５のＮチヤネルトランジスタ
で、第４のトランジスタ４と直列に接続され、端
子７に印加されるハイアクテイブの信号で第３、
第４のトランジスタ３，４から成るインバータ３
０の動作を可能とし、第１のトランジスタ１がオ
ン状態に有る期間を決定する。 FIG. 1 shows a dynamic bus circuit according to an embodiment of the first invention of the present application. In the figure, 1 is the first
This P-channel transistor drives the bus 6 to "H" when it is in the on state. 2 is the second P
In the channel transistor, the first transistor 1 is turned off by a low active signal applied to the precharge signal application terminal 8 during the precharge period of the bus 6 . 3 and 4 are a third P-channel transistor and a fourth N-channel transistor, forming a complementary inverter 30 that detects the potential of the bus 6. 5 is a fifth N-channel transistor, which is connected in series with the fourth transistor 4, and a high active signal applied to the terminal 7;
Inverter 3 consisting of fourth transistors 3 and 4
0 operation and determines the period during which the first transistor 1 is in the on state.
この回路の各部の信号波形及びバスの入出力タ
イミング波形を第２図に示す。図において、２０
は第１図の端子８に印加されるローアクテイブの
プリチヤージ信号である。バス６はプリチヤージ
期間にプリチヤージ回路３１により“Ｈ”にプリ
チヤージされる。２１はバスドライブ信号で、
“Ｈ”にプリチヤージされたバス６を該信号２１
の“Ｈ”の期間にデータに従いバスドライブ回路
３２が“Ｌ”にドライブする。２２はバス６のデ
ータを読み取る信号で、該信号２２の“Ｈ”の期
間にバス６のデータを他の入力回路に転送するも
のである。２３は第１図の端子７に印加されるハ
イアクテイブのバスホールド信号である。２４は
バス６の信号波形で、そのうち２５が“Ｈ”にプ
リチヤージされている部分で、２６の斜線部分が
“Ｈ”又は“Ｌ”のデータ部分である。 FIG. 2 shows the signal waveforms of each part of this circuit and the input/output timing waveforms of the bus. In the figure, 20
is a low active precharge signal applied to terminal 8 in FIG. The bus 6 is precharged to "H" by the precharge circuit 31 during the precharge period. 21 is the bus drive signal,
The bus 6 precharged to “H” is connected to the signal 21.
During the "H" period, the bus drive circuit 32 drives to "L" according to the data. Reference numeral 22 denotes a signal for reading data on the bus 6, and during the "H" period of the signal 22, the data on the bus 6 is transferred to another input circuit. 23 is a high active bus hold signal applied to terminal 7 in FIG. 24 is a signal waveform of the bus 6, of which 25 is a precharged portion to "H", and the shaded portion 26 is a data portion of "H" or "L".
今バスホールド信号２３が“Ｈ”の期間の第１
図の動作を説明する。端子７が“Ｈ”であるので
トランジスタ５はオン状態である。この期間は端
子８が“Ｈ”であるのでトランジスタ２はオフ状
態である。この状態でバス６が“Ｈ”であるとす
ると、トランジスタ３，４から成るインバータ３
０の出力すなわちトランジスタ１のゲートは
“Ｌ”となる。するとトランジスタ１はオン状態
となつて正帰還ループが形成され、次のプリチヤ
ージの期間までバス６を安定に“Ｈ”に保つ。逆
にバス６が“Ｌ”であれば、トランジスタ３，４
から成るインバータ３０の出力は“Ｈ”となりト
ランジスタ１はオフ状態となり正帰還ループは形
成されない。 The first period in which the bus hold signal 23 is currently “H”
The operation of the diagram will be explained. Since the terminal 7 is at "H", the transistor 5 is in an on state. During this period, the terminal 8 is at "H", so the transistor 2 is in an off state. If the bus 6 is "H" in this state, the inverter 3 consisting of transistors 3 and 4
The output of 0, that is, the gate of transistor 1 becomes "L". Then, transistor 1 turns on, forming a positive feedback loop, and stably keeps bus 6 at "H" until the next precharge period. Conversely, if bus 6 is “L”, transistors 3 and 4
The output of inverter 30 becomes "H", transistor 1 is turned off, and no positive feedback loop is formed.
すなわち、本実施例では、該当するバスへの他
のバス又は信号線からのクロストークが、バスの
電位を下げる場合にバス電位を安定化するのに有
効である。あるいは、バスドライブ回路３２が第
２図の２６のデータ期間の全体にわたつてバスを
“Ｌ”にドライブしている場合は“Ｈ”側だけ安
定化させれば良いので本実施例が有効である。 That is, in this embodiment, crosstalk from other buses or signal lines to the corresponding bus is effective in stabilizing the bus potential when lowering the bus potential. Alternatively, if the bus drive circuit 32 is driving the bus to "L" throughout the 26 data periods shown in FIG. 2, this embodiment is effective because only the "H" side needs to be stabilized. be.
第３図は本願の第２の発明の一実施例を示す。
第３図に於いて、６はバス、１１はバス６とアー
ス（第２の電源）間に接続されオン状態の時にバ
ス６を“Ｌ”にドライブする第１のＮチヤネルト
ランジスタ、１２は端子１８に印加されるハイア
クテイブのプリチヤージ信号によりオンとなり第
１のトランジスタ１１をオフとする第２のＮチヤ
ネルトランジスタ、１３，１４は第３のＮチヤネ
ルトランジスタ及び第４のＰチヤネルトランジス
タで、バス６の電位を検出する相補形のインバー
タ５０を形成する。１５は第５のＰチヤネルトラ
ンジスタで、第４のトランジスタ１４と直列に接
続され、端子１７に印加されるローアクテイブの
信号により第３、第４のトランジスタ１３，１４
から成るインバータ５０の動作を可能とし、かつ
第１のトランジスタ１１がオン状態にある期間を
決定する。 FIG. 3 shows an embodiment of the second invention of the present application.
In FIG. 3, 6 is a bus, 11 is a first N-channel transistor that is connected between the bus 6 and the ground (second power supply) and drives the bus 6 to "L" when it is on, and 12 is a terminal. A second N-channel transistor is turned on by a high-active precharge signal applied to the bus 18 and turns off the first transistor 11; 13 and 14 are a third N-channel transistor and a fourth P-channel transistor; A complementary inverter 50 that detects the potential of is formed. A fifth P-channel transistor 15 is connected in series with the fourth transistor 14, and is connected to the third and fourth transistors 13 and 14 by a low active signal applied to the terminal 17.
The period in which the first transistor 11 is in the on state is determined.
今、プリチヤージ及びバスドライブ期間が終了
し、端子１７に印加されるバスホールド信号が
“Ｌ”となつている場合を考える。このときトラ
ンジスタ１５はオン、トランジスタ１２はオフで
ある。この状態でバス６の電位が“Ｌ”であると
すると、トランジスタ１３，１４で構成されるイ
ンバータ５０の出力すなわちトランジスタ１１の
ゲートは“Ｈ”となり、該トランジスタ１１はオ
ン状態となり正帰還ループが形成され、バス６は
次のプリチヤージまでの期間安定に“Ｌ”に保た
れる。逆にバス６が“Ｈ”の場合はトランジスタ
１３，１４から成るインバータ５０の出力は
“Ｌ”となつてトランジスタ１１をオフ状態とし、
正帰還ループは構成されない。 Now, consider a case where the precharge and bus drive period has ended and the bus hold signal applied to the terminal 17 is "L". At this time, transistor 15 is on and transistor 12 is off. In this state, if the potential of the bus 6 is "L", the output of the inverter 50 composed of transistors 13 and 14, that is, the gate of the transistor 11 becomes "H", and the transistor 11 is turned on and a positive feedback loop is established. The bus 6 is stably kept at "L" until the next precharge. Conversely, when the bus 6 is "H", the output of the inverter 50 consisting of transistors 13 and 14 becomes "L", turning off the transistor 11,
A positive feedback loop is not configured.
すなわち本実施例では、該当するバスへの他の
バス又は信号線からのクロストークがバスの電位
を上げる場合にバス電位を安定化するのに有効で
ある。あるいは第１図とは逆にデータ期間全体に
わたつてバスドライブ回路３２がバス６を“Ｈ”
にドライブする場合に有効である。 That is, this embodiment is effective in stabilizing the bus potential when crosstalk from other buses or signal lines to the corresponding bus increases the bus potential. Alternatively, contrary to FIG. 1, the bus drive circuit 32 sets the bus 6 to "H" throughout the data period.
This is effective when driving to
第４図は本願の第３の発明の一実施例を示し、
これは第１図及び第３図の回路の双方を備えてい
る。各部の番号は第１図及び第３図の番号に対応
する。但し第４図に於いてはトランジスタ１５を
ドライブするローアクテイブの信号を端子７に入
力を接続したインバータ９の出力とし、トランジ
スタ１２をドライブするハイアクテイブの信号を
端子８に入力を接続したインバータ１０の出力と
している。 FIG. 4 shows an embodiment of the third invention of the present application,
It includes both the circuits of FIG. 1 and FIG. 3. The numbers of each part correspond to the numbers in FIGS. 1 and 3. However, in FIG. 4, the low active signal that drives transistor 15 is output from inverter 9 whose input is connected to terminal 7, and the high active signal that drives transistor 12 is output from inverter 10 whose input is connected to terminal 8. The output is
第４図の動作はこれまでの説明から明らかな様
に、バス６が“Ｈ”の時はトランジスタ１，２，
３，４，５からなる回路が正帰還ループを構成
し、“Ｌ”の時はトランジスタ１１，１２，１３，
１４，１５からなる回路が正帰還ループを構成す
る。 As is clear from the previous explanation, when the bus 6 is "H", the operation in FIG.
A circuit consisting of transistors 3, 4, and 5 constitutes a positive feedback loop, and when it is "L", transistors 11, 12, 13,
A circuit consisting of 14 and 15 constitutes a positive feedback loop.
すなわち、本実施例では、該当するバスへの他
のバス又は信号線からのクロストークが、バスの
電位を上げる場合にも下げる場合にもバスの電位
を安定化するのに有効である。 That is, in this embodiment, crosstalk from other buses or signal lines to the corresponding bus is effective in stabilizing the bus potential both when raising and lowering the bus potential.
以上のように、本発明によれば、比較的簡単な
回路でバスの電位を検出し、これを正帰還してバ
スの電位を安定化するようにしたので、クロスト
ークによるビツト誤りが生じないダイナミツクバ
スを実現することができる効果がある。
As described above, according to the present invention, the bus potential is detected using a relatively simple circuit, and this is positively fed back to stabilize the bus potential, so that bit errors due to crosstalk do not occur. This has the effect of realizing a dynamic bus.
第１図は本願の第１の発明の一実施例を示す回
路図、第２図は第１図の回路の各部の信号波形及
びバスの入出力タイミング波形を示す図、第３図
及び第４図は本願の第２、第３の発明の各実施例
を示す図である。
１〜５はそれぞれ第１〜第５のトランジスタ、
８はローアクテイブのプリチヤージ信号印加端
子、７はハイアクテイブのバスホールド信号印加
端子、６はバス、３１はプリチヤージ回路、３２
はバスドライブ回路、１１〜１５はそれぞれ第１
〜第５のトランジスタ、１８はハイアクテイブの
プリチヤージ信号印加端子、１７はローアクテイ
ブのバスホールド信号印加端子である。
FIG. 1 is a circuit diagram showing an embodiment of the first invention of the present application, FIG. 2 is a diagram showing signal waveforms of each part of the circuit of FIG. 1 and bus input/output timing waveforms, and FIGS. The figures are diagrams showing respective embodiments of the second and third inventions of the present application. 1 to 5 are first to fifth transistors, respectively;
8 is a low active precharge signal application terminal, 7 is a high active bus hold signal application terminal, 6 is a bus, 31 is a precharge circuit, 32
is the bus drive circuit, and 11 to 15 are the first
to the fifth transistor, 18 is a high active precharge signal application terminal, and 17 is a low active bus hold signal application terminal.
Claims (1)
ス回路において、 第３のＰチヤネルトランジスタ、第４のＮチヤ
ネルトランジスタからなり、ダイナミツクバスの
電位を検出するCMOSインバータと、 このCMOSインバータの出力によつて制御さ
れ、オン状態にあるときバスを“Ｈ”にドライブ
する第１のＰチヤネルトランジスタと、 ハイアクテイブのプリチヤージ信号により制御
され第１のＰチヤネルトランジスタをオフとする
第２のＰチヤネルトランジスタと、 バスドライブ回路がオフとなる期間にハイアク
テイブとなる信号により制御されCMOSインバ
ータの動作を可能とする第５のＮチヤネルトラン
ジスタとを備えたことを特徴とするダイナミツク
バス回路。 ２ MOSトランジスタを用いたダイナミツクバ
ス回路において、 第３のＮチヤネルトランジスタ、第４のＰチヤ
ネルトランジスタからなり、ダイナミツクバスの
電位を検出するCMOSインバータと、 このCMOSインバータの出力によつて制御さ
れ、オン状態にあるときバスを“Ｌ”にドライブ
する第１のＮチヤネルトランジスタと、 ハイアクテイブのプリチヤージ信号により制御
され第１のＮチヤネルトランジスタをオフとする
第２のＮチヤネルトランジスタと、 バスドライブ回路がオフとなる期間にローアク
テイブとなる信号により制御されCMOSインバ
ータの動作を可能とする第５のＰチヤネルトラン
ジスタとを備えたことも特徴とするダイナミツク
バス回路。 ３ MOSトランジスタを用いたダイナミツクバ
ス回路において、 第３のＰチヤネルトランジスタ、第４のＮチヤ
ネルトランジスタからなり、ダイナミツクバスの
電位を検出するCMOSインバータと、 このCMOSインバータの出力によつて制御さ
れ、オン状態にあるときバスを“Ｈ”にドライブ
する第１のＰチヤネルトランジスタと、 ハイアクテイブのプリチヤージ信号により制御
され第１のＰチヤネルトランジスタをオフとする
第２のＰチヤネルトランジスタと、 バスドライブ回路がオフとなる期間にハイアク
テイブとなる信号により制御されCMOSインバ
ータの動作を可能とする第５のＮチヤネルトラン
ジスタと、 第３のＮチヤネルトランジスタ、第４のＰチヤ
ネルトランジスタからなり、ダイナミツクバスの
電位を検出するCMOSインバータと、 このCMOSインバータの出力によつて制御さ
れ、オン状態にあるときバスを“Ｌ”にドライブ
する第１のＮチヤネルトランジスタと、 ハイアクテイブのプリチヤージ信号により制御
され第１のＮチヤネルトランジスタをオフとする
第２のＮチヤネルトランジスタと、 バスドライブ回路がオフとなる期間にローアク
テイブとなる信号により制御されCMOSインバ
ータの動作を可能とする第５のＰチヤネルトラン
ジスタとを備えたことを特徴とするダイナミツク
バス回路。[Claims] 1. In a dynamic bus circuit using MOS transistors, a CMOS inverter that includes a third P-channel transistor and a fourth N-channel transistor and detects the potential of the dynamic bus; a first P-channel transistor controlled by the output and drives the bus high when in the on state; and a second P-channel transistor controlled by the high active precharge signal to turn off the first P-channel transistor. A dynamic bus circuit comprising: a channel transistor; and a fifth N-channel transistor, which is controlled by a signal that becomes highly active during a period when a bus drive circuit is turned off, and enables operation of a CMOS inverter. 2 In a dynamic bus circuit using MOS transistors, there is a CMOS inverter that detects the potential of the dynamic bus, which consists of a third N-channel transistor and a fourth P-channel transistor, and a CMOS inverter that is controlled by the output of this CMOS inverter. , a first N-channel transistor that drives the bus "L" when in the on state, a second N-channel transistor that is controlled by a high active precharge signal and turns off the first N-channel transistor, and a bus drive. A dynamic bus circuit characterized by comprising a fifth P-channel transistor that is controlled by a signal that becomes low active during a period when the circuit is off, and enables operation of a CMOS inverter. 3 In a dynamic bus circuit using MOS transistors, there is a CMOS inverter that detects the potential of the dynamic bus, which consists of a third P-channel transistor and a fourth N-channel transistor, and a CMOS inverter that is controlled by the output of this CMOS inverter. , a first P-channel transistor that drives the bus to "H" when in the on state, a second P-channel transistor that is controlled by a high active precharge signal and turns off the first P-channel transistor, and a bus drive. The dynamic bus consists of a fifth N-channel transistor, which is controlled by a signal that becomes high active during the period when the circuit is off, and enables the operation of the CMOS inverter, a third N-channel transistor, and a fourth P-channel transistor. a first N-channel transistor that is controlled by the output of this CMOS inverter and drives the bus to "L" when in the on state; a second N-channel transistor that turns off the first N-channel transistor; and a fifth P-channel transistor that is controlled by a signal that becomes low active during the period when the bus drive circuit is off, and enables the operation of the CMOS inverter. A dynamic bus circuit characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7953684A JPS60223217A (en) | 1984-04-19 | 1984-04-19 | Dynamic bus circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7953684A JPS60223217A (en) | 1984-04-19 | 1984-04-19 | Dynamic bus circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60223217A JPS60223217A (en) | 1985-11-07 |
| JPH053605B2 true JPH053605B2 (en) | 1993-01-18 |
Family
ID=13692715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7953684A Granted JPS60223217A (en) | 1984-04-19 | 1984-04-19 | Dynamic bus circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60223217A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3313172B2 (en) * | 1992-06-17 | 2002-08-12 | 株式会社東芝 | Semiconductor integrated circuit |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5833739A (en) * | 1981-08-21 | 1983-02-28 | Toshiba Corp | Bus line driving circuit |
| JPS58148544A (en) * | 1982-03-01 | 1983-09-03 | Matsushita Electric Ind Co Ltd | Bus circuit |
| JPS59225422A (en) * | 1983-06-03 | 1984-12-18 | Toshiba Corp | Bidirectional bus buffer |
-
1984
- 1984-04-19 JP JP7953684A patent/JPS60223217A/en active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5833739A (en) * | 1981-08-21 | 1983-02-28 | Toshiba Corp | Bus line driving circuit |
| JPS58148544A (en) * | 1982-03-01 | 1983-09-03 | Matsushita Electric Ind Co Ltd | Bus circuit |
| JPS59225422A (en) * | 1983-06-03 | 1984-12-18 | Toshiba Corp | Bidirectional bus buffer |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60223217A (en) | 1985-11-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2900559B2 (en) | Data output circuit | |
| US5612920A (en) | Semiconductor memory device having a voltage down converter for generating an internal power supply voltage from an external power supply | |
| US4074148A (en) | Address buffer circuit in semiconductor memory | |
| JP2007328900A (en) | Static semiconductor memory | |
| JPH084221B2 (en) | Bus auxiliary circuit for data processing system | |
| JPH0897706A (en) | Output buffer circuit | |
| KR0159324B1 (en) | Data output circuit | |
| US4195238A (en) | Address buffer circuit in semiconductor memory | |
| JPH053605B2 (en) | ||
| JP2527050B2 (en) | Sense amplifier circuit for semiconductor memory | |
| JPH053606B2 (en) | ||
| JP2563570B2 (en) | Set / reset flip-flop circuit | |
| JP2529305B2 (en) | Intermediate level setting circuit | |
| JP3066645B2 (en) | Semiconductor device | |
| JP2848159B2 (en) | Small computer system | |
| JPS62135013A (en) | Output circuit | |
| JPH0462497B2 (en) | ||
| JP2723714B2 (en) | Semiconductor memory | |
| JP2697024B2 (en) | Output circuit | |
| JP2689566B2 (en) | Data transmission circuit | |
| JP2541300B2 (en) | Dynamic circuit | |
| JPS6126329U (en) | CMOS driver through current reduction circuit | |
| JPH02183492A (en) | Memory circuit | |
| JPH0437518B2 (en) | ||
| JPH01160209A (en) | Rs flip-flop circuit |