JP2848159B2 - Small computer system - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明はスモールコンピュータ・
システムに関し、特に不平衡型のインタフェース・バス
を介して複数のスモールコンピュータ・デバイス間のデ
ータの授受を行うスモールコンピュータ・システムに関
する。The present invention relates to a small computer
More particularly, the present invention relates to a small computer system for exchanging data between a plurality of small computer devices via an unbalanced interface bus.
【０００２】[0002]
【従来の技術】米国規格協会（ＡＮＳＩ）によって標準
化された中小型コンピュータ・システム向けの汎用入出
力インタフェースである不平衡型のスモール・コンピュ
ータ・システム・インタフェース（以下ＳＣＳＩとい
う）を適用した従来のスモールコンピュータ・システム
の第１の例を図６に示す。2. Description of the Related Art A conventional small computer employing an unbalanced small computer system interface (hereinafter referred to as SCSI), which is a general-purpose input / output interface for small and medium-sized computer systems standardized by the American National Standards Institute (ANSI). FIG. 6 shows a first example of a computer system.
【０００３】この例は、電源電位点（ＶＤＤ１＝５Ｖ）
との間に２２０Ωの第１の抵抗素子Ｒ１，Ｒ３，接地電
位点との間に３３０Ωの第２の抵抗素子Ｒ２，Ｒ４がそ
れぞれ接続されたインタフェース・バス２０と、それぞ
れ内部回路１２ｂ、並びにインタフェース・バス２０と
接続する入力回路１１及び出力回路１３ｂのうちの少な
くとも一方（この例では両方）を備えインタフェース・
バス２０を介してデータの授受を行う複数のスモールコ
ンピュータ・デバイス１０ｂとを有し、出力回路１３ｂ
は、ソース電極を接地電位点と接続しドレイン電極をイ
ンタフェース・バス２０と接続しゲート電極に内部回路
１２ｂからのデータＤＴを受けるＮチャネル型のトラン
ジスタＱ１を含んだ回路となっている。なお、複数のス
モールコンピュータ・デバイス１０ｂのインタフェース
・バス２０との接続はデイジーチェーン方式によって制
御される。In this example, a power supply potential point (VDD1 = 5V)
An interface bus 20, in which a 220Ω first resistance element R1, R3 and a 330Ω second resistance element R2, R4 are respectively connected to a ground potential point, an internal circuit 12b, and an interface. An interface including at least one (in this example, both) of the input circuit 11 and the output circuit 13b connected to the bus 20;
A plurality of small computer devices 10b for transmitting and receiving data via the bus 20, and an output circuit 13b
Is a circuit including an N-channel transistor Q1 having a source electrode connected to a ground potential point, a drain electrode connected to the interface bus 20, and a gate electrode receiving data DT from the internal circuit 12b. The connection of the plurality of small computer devices 10b to the interface bus 20 is controlled by a daisy chain method.
【０００４】次にこの例の出力回路１３ｂの動作につい
て説明する。図７は出力回路１３ｂによるインタフェー
ス・バス２０の信号波形図である。Next, the operation of the output circuit 13b of this example will be described. FIG. 7 is a signal waveform diagram of the interface bus 20 by the output circuit 13b.
【０００５】内部回路１２ｂからのデータＤＴにより、
トランジスタＱ１がオン状態にあるときはインタフェー
ス・バス２０は低レベルにあり、次にｔ１のタイミング
でトランジスタＱ１がオフ状態に変化すると、インタフ
ェース・バス２０はどのスモールコンピュータ・デバイ
ス１０ｂからもドライブされなくなるため高レベルに変
化する。しかし、このとき抵抗素子Ｒ１〜Ｒ４及びイン
タフェース・バス２０に寄生している容量成分の影響
で、スモールコンピュータ・システムが高レベルと見な
す電圧（２Ｖ）に到達するまでにΔＴの時間を要してし
まっていた。According to data DT from internal circuit 12b,
When the transistor Q1 is in the on state, the interface bus 20 is at a low level, and then when the transistor Q1 changes to the off state at the timing of t1, the interface bus 20 is not driven from any of the small computer devices 10b. Changes to a high level. However, at this time, due to the effects of the resistance elements R1 to R4 and the capacitance component parasitic on the interface bus 20, it takes time ΔT until the small computer system reaches a voltage (2 V) regarded as a high level. Was gone.
【０００６】この欠点を改善した従来のスモールコンピ
ュータ・システムの第２の例を図８に示す。FIG. 8 shows a second example of a conventional small computer system in which this disadvantage is improved.
【０００７】この例の出力回路１３ｃは、第１の入力端
に内部回路１２からのデータＤＴを第２の入力端に内部
回路１２からの出力イネーブル信号Ｅの反転信号をそれ
ぞれ受けるＯＲ型の論理ゲートＧ１と、第１の入力端に
上記データＤＴを第２の入力端に上記出力イネーブル信
号Ｅを受けるＡＮＤ型の論理ゲートＧ２と、出力イネー
ブル信号Ｅの反転信号を形成するインバータＩＶ１と、
ソース電極を接地電位点と接続しドレイン電極をインタ
フェース・バス２０と接続しゲート電極に論理ゲートＧ
２の出力データを受けるＮチャネル型のトランジスタＱ
１と、ソース電極を電源電位点（ＶＤＤ２＝５Ｖ）と接
続しドレイン電極をインタフェース・バス２０と接続し
ゲート電極に論理ゲートＧ１の出力データを受けるＰチ
ャネル型のトランジスタＱ２とを備えた構成となってい
る。The output circuit 13c of this example has an OR type logic that receives data DT from the internal circuit 12 at a first input terminal and an inverted signal of an output enable signal E from the internal circuit 12 at a second input terminal. A gate G1, an AND logic gate G2 receiving the data DT at a first input terminal and the output enable signal E at a second input terminal, and an inverter IV1 forming an inverted signal of the output enable signal E;
The source electrode is connected to the ground potential point, the drain electrode is connected to the interface bus 20, and the gate electrode is connected to the logic gate G.
N-channel type transistor Q receiving output data of
1, a configuration in which a transistor Q2 of the P-channel type which receives the output data of the logic gates G1 and a drain electrode connected to the source electrode power supply potential point and (VDD2 = 5V) to the connected gate electrode and the interface bus 20 Has become.
【０００８】次にこの例の出力回路１３ｃの動作につい
て説明する。図９は出力回路１３ｃによるインタフェー
ス・バス２０の信号波形図である。Next, the operation of the output circuit 13c of this example will be described. FIG. 9 is a signal waveform diagram of the interface bus 20 by the output circuit 13c.
【０００９】出力イネーブル信号Ｅが高レベルのとき、
データＤＴは論理ゲートＧ１，Ｇ２を通過しトランジス
タＱ１，Ｑ２のゲート電極に伝達される。When the output enable signal E is at a high level,
Data DT passes through logic gates G1 and G2 and is transmitted to the gate electrodes of transistors Q1 and Q2.
【００１０】データＤＴが高レベルのとき、トランジス
タＱ１はオン状態、トランジスタＱ２はオフ状態にあ
り、インタフェース・バス２０は低レベルとなってい
る。続いてｔ１のタイミングでデータＤＴが低レベルと
なりトランジスタＱ１がオフ状態、トランジスタＱ２が
オン状態に変化すると、インタフェース・バス２０はコ
ーレベルに変化する。このとき、インタフェース・バス
２０は、トランジスタＱ２によって充電され、低レベル
から高レベル（２Ｖ）に到達するまでの時間ΔＴは第１
の例より短縮される。When data DT is high, transistor Q1 is on, transistor Q2 is off, and interface bus 20 is low. Subsequently, when the data DT goes low at the timing of t1, the transistor Q1 changes to the off state and the transistor Q2 changes to the on state, the interface bus 20 changes to the co-level. At this time, the interface bus 20 is charged by the transistor Q2, and the time ΔT from the low level to the high level (2V) is the first time.
It is shorter than the example.
【００１１】なお、出力イネーブル信号Ｑが低レベルの
ときは、トランジスタＱ１，Ｑ２共オフとなり、この出
力回路１３はインタフェース・バス２０から切離され
る。When the output enable signal Q is low, both the transistors Q1 and Q2 are turned off, and the output circuit 13 is disconnected from the interface bus 20.
【００１２】ここで、他の２つのスモールコンピュータ
・デバイス１０ｃ間でデータ等の送受信を実行している
ときに、不用意に自身のスモールコンピュータ・デバイ
ス１０ｃの電源切断してしまったとする。このときの各
部の電圧波形図を図１０に示す。ｔ６のタイミングで自
身のスモールコンピュータ・デバイス１０ｃの電源が切
断されると、インタフェース・バス２０を高レベルを保
っておく必要がある場合（Ｖｂ−Ａ）でもトランジスタ
Ｑ２のゲート電極の電位が徐々に低下してくるためトラ
ンジスタＱ２がオン状態となり、インタフェースバス２
０に接続されている高電位のドレイン電極側から、電位
が低下しているソース電極側への電流パスが発生し、Ｖ
ｂ−Ｂのようにインタフェースバス２０が低レベルに変
化する危険性がある。Here, it is assumed that the power of the own small computer device 10c is inadvertently turned off while data and the like are being transmitted and received between the other two small computer devices 10c. FIG. 10 shows a voltage waveform diagram of each part at this time. When the power of the own small computer device 10c is cut off at the timing of t6, the potential of the gate electrode of the transistor Q2 gradually increases even when the interface bus 20 needs to be kept at a high level (Vb-A). The transistor Q2 is turned on because of the decrease and the interface bus 2
A current path is generated from the high-potential drain electrode connected to 0 to the source electrode whose potential is decreasing,
There is a risk that the interface bus 20 may change to a low level as in BB.
【００１３】[0013]
【発明が解決しようとする課題】上述した従来のスモー
ルコンピュータ・システムの第１の例では、インタフェ
ースバス２０をチャージアップするバスが素子抵抗Ｒ
１，Ｒ３しかないため、インタフェースバス２０が低レ
ベルから高レベルに達するまでの所要時間が長く、信号
変化のタイミングを高速にすると完全に高レベルに達す
る前に次の進行の低レベルのパルスが到達してしまい、
誤動作を引き起こす危険性があり、高速動作に適してい
ないという問題点があった。In the first example of the above-mentioned conventional small computer system, the bus for charging up the interface bus 20 is connected to the element resistance R.
1 and R3, the time required for the interface bus 20 to go from a low level to a high level is long, and if the timing of signal change is made faster, the low-level pulse of the next progression will reach the high level completely before reaching the high level. Has reached,
There is a risk of causing a malfunction, and there is a problem that it is not suitable for high-speed operation.
【００１４】また、この問題点を解決するためにトラン
ジスタＱ２を付加した第２の例では、インタフェースバ
ス２０が低レベルから高レベルに到達するまでの時間は
短縮され、高速動作に適しているが、他のスモールコン
ピュータ・デバイス１０ｃ間でデータ等の送受信を実行
していたときに不用意に自身のスモールコンピュータ・
デバイス１０ｃの電源が切断された場合、トランジスタ
Ｑ２がオン状態となるためインタフェースバス２０の高
レベルを維持できなくなるという問題点があった。In the second example in which the transistor Q2 is added to solve this problem, the time required for the interface bus 20 to reach a high level from a low level is shortened, which is suitable for high-speed operation. When the transmission and reception of data and the like between the other small computer devices 10c was performed,
When the power supply of the device 10c is turned off, the transistor Q2 is turned on, so that the high level of the interface bus 20 cannot be maintained.
【００１５】本発明の目的は、高速動作を可能にすると
共に、自身のスモールコンピュータ・デバイスの電源が
切断されたも他のスモールコンピュータ・デバイス間の
信号の送受信に悪影響を及ぼさないスモールコンピュー
タ・システムを提供することにある。An object of the present invention is to provide a small computer system which enables high-speed operation and does not adversely affect the transmission and reception of signals between other small computer devices even when the power of the own small computer device is turned off. Is to provide.
【００１６】[0016]
【課題を解決するための手段】本発明のスモールコンピ
ュータ・システムは、電源電位点との間及び接地電位点
との間にそれぞれ所定の抵抗値の第１及び第２の抵抗素
子が接続されたインタフェース・バスと、それぞれ前記
インタフェース・バスと接続する入力回路及び出力回路
のうちの少なくとも一方を備え前記インタフェース・バ
スを介してデータの授受を行う複数のスモールコンピュ
ータ・デバイスとを有するスモールコンピュータ・シス
テムにおいて、前記スモールコンピュータ・デバイスの
出力回路を、ソース電極を前記接地電位点と接続しドレ
イン電極を前記インタフェース・バスと接続しゲート電
極に第１の信号を受ける一導電型の第１のトランジスタ
と、ドレイン電極を前記インタフェース・バスと接続し
ゲート電極に前記第１の信号と対をなす第２の信号を受
ける逆導電型の第２のトランジスタと、ソース電極を前
記第２のトランジスタのソース電極と接続しドレイン電
極及びゲート電極を前記電源電位点と接続する一導電型
の第３のトランジスタとを含む回路として構成される。In a small computer system according to the present invention, first and second resistance elements having a predetermined resistance value are connected between a power supply potential point and a ground potential point, respectively. A small computer system including an interface bus and a plurality of small computer devices each including at least one of an input circuit and an output circuit connected to the interface bus and transmitting and receiving data via the interface bus An output circuit of the small computer device, comprising a first transistor of one conductivity type having a source electrode connected to the ground potential point, a drain electrode connected to the interface bus, and a gate electrode receiving a first signal. And a drain electrode connected to the interface bus and a gate electrode connected to the A second transistor of the opposite conductivity type that receives a second signal paired with the first signal; a source electrode connected to the source electrode of the second transistor; and a drain electrode and a gate electrode connected to the power supply potential point. And a third transistor of one conductivity type.
【００１７】また、スモールコンピュータ・デバイスの
出力回路を、ドレイン電極をインタフェース・バスと接
続しゲート電極に第１の信号を受ける一導電型の第１の
トランジスタと、ドレイン電極を前記インタフェース・
バスと接続しゲート電極に前記第１の信号と対をなす第
２の信号を受ける逆導電型の第２のトランジスタと、ソ
ース電極を前記第２のトランジスタのソース電極と接続
しドレイン電極を電源電位点と接続しゲート電極に電源
投入時には電源電位安定後にアクティブレベルとなり電
源切断時には前記電源電位が低下する前にインアクティ
ブレベルとなる制御信号を受ける一導電型の第３のトラ
ンジスタと、ソース電極を接地電位点と接続しドレイン
電極を前記第１のトランジスタのソース電極と接続しゲ
ート電極に前記制御信号を受ける一導電型の第４のトラ
ンジスタとを含む回路として構成される。Also, an output circuit of the small computer device includes a first transistor of one conductivity type having a drain electrode connected to an interface bus and receiving a first signal at a gate electrode, and a drain electrode connected to the interface bus.
A second transistor of a reverse conductivity type connected to a bus and having a gate electrode receiving a second signal paired with the first signal; a source electrode connected to a source electrode of the second transistor; and a drain electrode connected to a power supply A third transistor of one conductivity type which receives a control signal which is connected to a potential point and receives a control signal which becomes an active level after the power supply potential is stabilized when the power is supplied to the gate electrode and becomes inactive before the power supply potential is lowered when the power is turned off; Is connected to a ground potential point, the drain electrode is connected to the source electrode of the first transistor, and the gate electrode is configured as a fourth transistor of one conductivity type receiving the control signal.
【００１８】[0018]
【実施例】次に本発明の実施例について図面を参照して
説明する。Next, an embodiment of the present invention will be described with reference to the drawings.
【００１９】図１は本発明の第１の実施例を示す回路図
である。FIG. 1 is a circuit diagram showing a first embodiment of the present invention.
【００２０】この実施例が図８に示された従来のスモー
ルコンピュータ・システムと相違する点は、スモールコ
ンピュータ・デバイスの出力回路を、トランジスタＱ２
のソース電極と電源電位点（ＶＤＤ２）との間に、ソー
ス電極を上記トランジスタＱ２のソース電極と接続しド
レイン電極及びゲート電極を上記電源電位点（ＶＤＤ
２）と接続するＮチャネル型のトランジスタＱ３を設け
た回路（１３）とした点にある。This embodiment differs from the conventional small computer system shown in FIG. 8 in that the output circuit of the small computer device is connected to a transistor Q2.
Between the source electrode and the power supply potential point (VDD2), the source electrode is connected to the source electrode of the transistor Q2, and the drain electrode and the gate electrode are connected to the power supply potential point (VDD2).
The circuit (13) is provided with an N-channel transistor Q3 connected to (2).
【００２１】次にこの実施例の動作について説明する。
図２は出力回路１３によるインタフェース・バス２０の
信号波形図である。Next, the operation of this embodiment will be described.
FIG. 2 is a signal waveform diagram of the interface bus 20 by the output circuit 13.
【００２２】出力イネーブル信号Ｅが高レベルでデータ
ＤＴが低レベルにあり、トランジスタＱ１がオン状態、
トランジスタＱ２がオフ状態にあるときは、インタフェ
ース・バス２０は低レベルとなる。トランジスタＱ２３
はスモールコンピュータ・デバイス１０に電源が供給さ
れている限りオン状態にあるので、ｔ１のタイミングで
データＤＴが低レベルとなりトランジスタＱ１がオフ状
態、トランジスタＱ２がオン状態に変化すると、インタ
フェース・バス２０は高レベルに変化する。このとき、
インタフェース・バス２０をチャージアップする電流パ
スは抵抗素子Ｒ１，Ｒ３の他にトランジスタＱ２，Ｑ３
の電流パスが存在するので、インタフェース・バス２０
が低レベルから高レベル（２Ｖ）に到達するまでの時間
ΔＴは従来技術の第１の例よりも短縮され、高速動作が
可能となる。When the output enable signal E is at a high level and the data DT is at a low level, the transistor Q1 is turned on,
When transistor Q2 is off, interface bus 20 is low. Transistor Q23
Is in an on state as long as power is supplied to the small computer device 10, and when the data DT becomes low level at the timing of t1, the transistor Q1 changes to the off state and the transistor Q2 changes to the on state, the interface bus 20 Change to a high level. At this time,
The current path for charging up the interface bus 20 includes transistors Q2 and Q3 in addition to the resistance elements R1 and R3.
Of the interface bus 20
Is shorter than the first example of the prior art, and a high-speed operation becomes possible.
【００２３】ここで、他の２つのスモールコンピュータ
・デバイス１０の間でデータ等の送受信を実行していた
ときに、不用意に自身のスモールコンピュータ・デバイ
ス１０の電源が切断されたものとする。図３に示すよう
に、ｔ２のタイミングでスモールコンピュータ・デバイ
ス１０の電源が切断されても、トランジスタＱ３のゲー
ト電極の電位が低下してくるためトランジスタＱ３がオ
フ状態となり、スモールコンピュータ・デバイス１０の
電源電位点（ＶＤＤ２）からインタフェース・バス２０
への電流パスが遮断され、インタフェース・バス２０を
低レベルに不正ドライブするという問題は生じなくな
る。Here, it is assumed that the power of the own small computer device 10 is inadvertently turned off while data and the like are being transmitted and received between the other two small computer devices 10. As shown in FIG. 3, even if the power of the small computer device 10 is cut off at the timing of t2, the potential of the gate electrode of the transistor Q3 decreases, so that the transistor Q3 is turned off. From the power supply potential point (VDD2) to the interface bus 20
Current path to the interface bus 20 and the problem of incorrectly driving the interface bus 20 to a low level no longer occurs.
【００２４】図４は本発明の第２の実施例を示す回路図
である。FIG. 4 is a circuit diagram showing a second embodiment of the present invention.
【００２５】この第２の実施例と第１の実施例との相違
点は、トランジスタＱ３のゲート電極が、第１の実施例
では電源電位点（ＶＤＤ２）に接続されているのに対
し、第２の実施例では、スモールコンピュータ・デバイ
ス１０ａの電源投入時には電源電位ＶＤＤ２が安定した
後にアクティブレベル（高レベル）、電源切断時には電
源電位ＶＤＤ２が低下する前にインアクティブレベル
（低レベル）となる制御信号ＣＮＴを入力している点
と、トランジスタＱ１のソース電極と接地電位点との間
に、ソース電極を接地電位点と接続しドレイン電極をト
ランジスタＱ１のソース電極と接続しゲート電極に上記
制御信号ＣＮＴを入力するトランジスタＱ４を設けた点
である。The difference between the second embodiment and the first embodiment is that the gate electrode of the transistor Q3 is connected to the power supply potential point (VDD2) in the first embodiment. In the second embodiment, when the power supply of the small computer device 10a is turned on, the power supply potential VDD2 becomes stable and then becomes active level (high level). When the power supply is turned off, the power supply potential VDD2 becomes inactive level (low level) before the power supply potential drops. The source electrode is connected to the ground potential point, the drain electrode is connected to the source electrode of the transistor Q1, and the control signal is applied to the gate electrode between the point where the signal CNT is input and the source electrode of the transistor Q1 and the ground potential point. The point is that a transistor Q4 for inputting CNT is provided.
【００２６】次にこの実施例の動作について説明する。
図５はこの実施例の動作を説明するための各部の電圧波
形図である。Next, the operation of this embodiment will be described.
FIG. 5 is a voltage waveform diagram of each part for explaining the operation of this embodiment.
【００２７】まず、スモールコンピュータ・デバイス１
０に安定した電源が供給されている場合について説明す
る。この場合、制御信号ＣＮＴは高レベルになってお
り、トランジスタＱ３，Ｑ４はオン状態にある。このと
き、データＤＴが低レベルから高レベルへと変化する
と、インタフェース・バス２０をチャージアップする電
流パスは抵抗素子Ｒ１，Ｒ３の他にトランジスタＱ３，
Ｑ２の電流パスが存在するので、第１の実施例と同様
に、低レベルから高レベルに到達するまでの時間ΔＴは
短縮され、高速動作が可能となる。First, the small computer device 1
A case where the power is stabilized to 0 will be described. In this case, the control signal CNT is at a high level, and the transistors Q3 and Q4 are on. At this time, when the data DT changes from the low level to the high level, the current path for charging up the interface bus 20 includes the transistors Q3 and R3 in addition to the resistance elements R1 and R3.
Since the current path of Q2 exists, the time ΔT from the low level to the high level is shortened as in the first embodiment, and high-speed operation becomes possible.
【００２８】次に、電源が供給されていない場合及び電
源投入時，電源切断時について説明する。スモールコン
ピュータ・デバイス１０ａに電源が供給されていない場
合には、制御信号ＣＮＴは低レベルにありトランジスタ
Ｑ３，Ｑ４がオフ状態にあるので、インタフェース・バ
ス２０を不正に低レベルへドライブすることはない。ま
た、図５に示すｔ３のタイミングで電源を投入し、電源
電位ＶＤＤ２が安定なレベルに達した後、ｔ４のタイミ
ングで制御信号ＣＮＴを高レベルにし、逆に電源切断時
にはまずｔ５のタイミングで制御信号ＣＮＴを低レベル
にした後ｔ６のタイミングで電源を切断するよう制御す
ることによって、電源投入時，切断時の電源電位ＶＤＤ
変動時にはインタフェース・バス２０が電源電位点（Ｖ
ＤＤ２）及び接地電位点と切離されるので、インタフェ
ース・バス２０に不正な低レベルが出力されるのを防止
することができる。Next, the case where power is not supplied, the time when power is turned on, and the time when power is turned off will be described. When power is not supplied to the small computer device 10a, the control signal CNT is at the low level and the transistors Q3 and Q4 are in the off state, so that the interface bus 20 is not illegally driven to the low level. . Power is turned on at the timing t3 shown in FIG. 5, and after the power supply potential VDD2 reaches a stable level, the control signal CNT is set to the high level at the timing t4. Conversely, when the power is turned off, control is first performed at the timing t5. By controlling the power supply to be cut off at the timing of t6 after the signal CNT is set to the low level, the power supply potential VDD when the power supply is turned on and when the power supply is cut off is controlled.
During the fluctuation, the interface bus 20 is connected to the power supply potential point (V
DD2) and the ground potential point, it is possible to prevent an incorrect low level from being output to the interface bus 20.
【００２９】[0029]
【発明の効果】以上説明したように本発明は、第２のト
ランジスタのソース電極と電源電位点との間に、ゲート
電極に電源電位又は制御信号を受ける第３のトランジス
タを設けた構成とすることにより、通常のデータ出力時
には第２及び第３のトランジスタによる電流パスが加っ
てインタフェース・バスをチャージアップするので高速
動作が可能となり、また他のスモールコンピュータ・デ
バイス間でデータの送受信を行っているときに自身のス
モールコンピュータ・デバイスの電源を切断しても、第
３のトランジスタがオフ状態となりインタフェース・バ
スが自身の電源電位点と切離されるので、他のスモール
コンピュータ・デバイス間のデータの送受信に悪影響を
及ぼすことがないという効果がある。As described above, the present invention has a structure in which a third transistor for receiving a power supply potential or a control signal is provided on a gate electrode between a source electrode of a second transistor and a power supply potential point. Thus, at the time of normal data output, a current path by the second and third transistors is added to charge up the interface bus, so that high-speed operation becomes possible, and data transmission / reception between other small computer devices is performed. Even if the power of the own small computer device is turned off while the power is turned on, the third transistor is turned off and the interface bus is disconnected from the own power supply potential point, so that the data between the other small computer devices is lost. This has the effect of not adversely affecting transmission / reception of data.
【図１】本発明の第１の実施例を示す回路図である。FIG. 1 is a circuit diagram showing a first embodiment of the present invention.
【図２】図１に示された実施例の出力回路によるインタ
フェース・バスの電圧波形図である。FIG. 2 is a voltage waveform diagram of an interface bus according to the output circuit of the embodiment shown in FIG. 1;
【図３】図１に示された実施例の動作及び効果を説明す
るための各部の電圧波形図である。FIG. 3 is a voltage waveform diagram of each part for explaining the operation and effect of the embodiment shown in FIG. 1;
【図４】本発明の第２の実施例を示す回路図である。FIG. 4 is a circuit diagram showing a second embodiment of the present invention.
【図５】図４に示された実施例の動作及び効果を説明す
るための各部の電圧波形図である。FIG. 5 is a voltage waveform diagram of each part for explaining the operation and effect of the embodiment shown in FIG. 4;
【図６】従来のスモールコンピュータ・システムの第１
の例を示す回路図である。FIG. 6 shows a first example of a conventional small computer system.
FIG. 4 is a circuit diagram showing an example of the embodiment.
【図７】図６に示されたスモールコンピュータ・システ
ムの出力回路によるインタフェース・バスの電圧波形図
である。7 is a voltage waveform diagram of an interface bus by an output circuit of the small computer system shown in FIG.
【図８】従来のスモールコンピュータ・システムの第２
の例を示す回路図である。FIG. 8 shows a second example of the conventional small computer system.
FIG. 4 is a circuit diagram showing an example of the embodiment.
【図９】図８に示されたスモールコンピュータ・システ
ムの出力回路によるインタフェース・バスの電圧波形図
である。9 is a voltage waveform diagram of an interface bus by an output circuit of the small computer system shown in FIG.
【図１０】図８に示されたスモールコンピュータ・シス
テムの動作及び課題を説明するための各部の電圧波形図
である。FIG. 10 is a voltage waveform diagram of each section for explaining the operation and problems of the small computer system shown in FIG. 8;
１０，１０ａ〜１０ｃ スモールコンピュータ・デバ
イス １１ 入力回路 １２，１２ａ，１２ｂ 内部回路 １３，１３ａ〜１３ｃ 出力回路 ２０ インタフェース・バス Ｇ１，Ｇ２ 論理ゲート ＩＶ１ インバータ Ｑ１〜Ｑ４ トランジスタ Ｒ１〜Ｒ４ 抵抗素子10, 10a to 10c Small computer device 11 Input circuit 12, 12a, 12b Internal circuit 13, 13a to 13c Output circuit 20 Interface bus G1, G2 Logic gate IV1 Inverter Q1 to Q4 Transistor R1 to R4 Resistance element
Claims (2)
にそれぞれ所定の抵抗値の第１及び第２の抵抗素子が接
続されたインタフェース・バスと、それぞれ前記インタ
フェース・バスと接続する入力回路及び出力回路のうち
の少なくとも一方を備え前記インタフェース・バスを介
してデータの授受を行う複数のスモールコンピュータ・
デバイスとを有するスモールコンピュータ・システムに
おいて、前記スモールコンピュータ・デバイスの出力回
路を、ソース電極を前記接地電位点と接続しドレイン電
極を前記インタフェース・バスと接続しゲート電極に第
１の信号を受ける一導電型の第１のトランジスタと、ド
レイン電極を前記インタフェース・バスと接続しゲート
電極に前記第１の信号と対をなす第２の信号を受ける逆
導電型の第２のトランジスタと、ソース電極を前記第２
のトランジスタのソース電極と接続しドレイン電極及び
ゲート電極を前記電源電位点と接続する一導電型の第３
のトランジスタとを含む回路としたことを特徴とするス
モールコンピュータ・システム。1. An interface bus in which first and second resistance elements having a predetermined resistance value are connected between a power supply potential point and a ground potential point, respectively, and connected to the interface bus, respectively. A plurality of small computers each including at least one of an input circuit and an output circuit and transmitting and receiving data via the interface bus;
A small computer system having a device, the output circuit of the small computer device having a source electrode connected to the ground potential point, a drain electrode connected to the interface bus, and a gate electrode receiving a first signal. A first transistor of a conductivity type, a second transistor of a reverse conductivity type having a drain electrode connected to the interface bus and receiving a second signal paired with the first signal at a gate electrode, and a source electrode; The second
One-conductivity-type third transistor, which is connected to the source electrode of the transistor of FIG.
A small computer system comprising a circuit including:
回路を、ドレイン電極をインタフェース・バスと接続し
ゲート電極に第１の信号を受ける一導電型の第１のトラ
ンジスタと、ドレイン電極を前記インタフェース・バス
と接続しゲート電極に前記第１の信号と対をなす第２の
信号を受ける逆導電型の第２のトランジスタと、ソース
電極を前記第２のトランジスタのソース電極と接続しド
レイン電極を電源電位点と接続しゲート電極に電源投入
時には電源電位安定後にアクティブレベルとなり電源切
断時には前記電源電位が低下する前にインアクティブレ
ベルとなる制御信号を受ける一導電型の第３のトランジ
スタと、ソース電極を接地電位点と接続しドレイン電極
を前記第１のトランジスタのソース電極と接続しゲート
電極に前記制御信号を受ける一導電型の第４のトランジ
スタとを含む回路とした請求項１記載のスモールコンピ
ュータ・システム。2. An output circuit of a small computer device, a first transistor of one conductivity type having a drain electrode connected to an interface bus and receiving a first signal at a gate electrode, and a drain electrode connected to the interface bus. A second transistor of a reverse conductivity type connected to a gate electrode for receiving a second signal paired with the first signal, a source electrode connected to a source electrode of the second transistor, and a drain electrode connected to a power supply potential point; A third transistor of one conductivity type which receives a control signal which becomes an active level after the power supply potential is stabilized when the power is supplied to the gate electrode and becomes an inactive level before the power supply potential is lowered when the power supply is turned off, and a source electrode which is grounded. The control signal is connected to a potential point, the drain electrode is connected to the source electrode of the first transistor, and the gate electrode is connected to the control signal. The small computer system according to claim 1, wherein the circuit includes a fourth transistor of one conductivity type receiving the fourth transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4288045A JP2848159B2 (en) | 1992-10-27 | 1992-10-27 | Small computer system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4288045A JP2848159B2 (en) | 1992-10-27 | 1992-10-27 | Small computer system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06139159A JPH06139159A (en) | 1994-05-20 |
| JP2848159B2 true JP2848159B2 (en) | 1999-01-20 |
Family
ID=17725125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4288045A Expired - Fee Related JP2848159B2 (en) | 1992-10-27 | 1992-10-27 | Small computer system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2848159B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4858140B2 (en) * | 2006-12-12 | 2012-01-18 | ソニー株式会社 | Bus output circuit |
-
1992
- 1992-10-27 JP JP4288045A patent/JP2848159B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06139159A (en) | 1994-05-20 |
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