JPS60206040A - 半導体集積回路絶縁分離装置 - Google Patents
半導体集積回路絶縁分離装置Info
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- JPS60206040A JPS60206040A JP59060672A JP6067284A JPS60206040A JP S60206040 A JPS60206040 A JP S60206040A JP 59060672 A JP59060672 A JP 59060672A JP 6067284 A JP6067284 A JP 6067284A JP S60206040 A JPS60206040 A JP S60206040A
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- semiconductor
- isolation region
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、絶縁分離領域の構造に係り、特に、分離領域
下の半導体層の反転を防止するのに好適な半導体集積回
路の絶縁分離装置に関する。
下の半導体層の反転を防止するのに好適な半導体集積回
路の絶縁分離装置に関する。
従来の半導体集積回路における絶縁分離領域の例を第１
図に示す。第１図では、素子分離用酸化膜１１の下に、
いわゆるチャネルストッパー領域と呼ばれる高濃度不純
物領域】５が設けられており、各デバイスを電気的に分
離している。尚、第１図において、１４は半導体基板、
１３は高濃度埋込層、１２はエピタキシャル成長層を示
している。
図に示す。第１図では、素子分離用酸化膜１１の下に、
いわゆるチャネルストッパー領域と呼ばれる高濃度不純
物領域】５が設けられており、各デバイスを電気的に分
離している。尚、第１図において、１４は半導体基板、
１３は高濃度埋込層、１２はエピタキシャル成長層を示
している。
半導体集積回路に、全吸収線量３Ｘ１０４ｒａｄ以上相
当のγ線やχ線などの電離性放射線を照射すると、半導
体集積回路中に含まれるチャネルストッパー領域１５の
極性が反転し、各デバイス間にリーク電流が流れ、各デ
バイス間の電気的分離が不可能となるという欠点があっ
た。
当のγ線やχ線などの電離性放射線を照射すると、半導
体集積回路中に含まれるチャネルストッパー領域１５の
極性が反転し、各デバイス間にリーク電流が流れ、各デ
バイス間の電気的分離が不可能となるという欠点があっ
た。
また、特開昭５５−４４７４３号公報に見られるように
１分離領域の内側に多結晶シリコンを設ける技術も開示
されてはいるが、上記技術には、放射線に対する認識は
、まったく示唆されていない。
１分離領域の内側に多結晶シリコンを設ける技術も開示
されてはいるが、上記技術には、放射線に対する認識は
、まったく示唆されていない。
尚、上記技術は、配線電極の影響を受けて、多結晶シリ
コンに電位変動を生じないように、多結晶シリコンを接
地電位にするものである。
コンに電位変動を生じないように、多結晶シリコンを接
地電位にするものである。
本発明の目的は、上記従来の素子絶縁分離領域の問題点
を改善し、放射線照射による劣化を減少させる素子絶縁
分離領域を提供することにある。
を改善し、放射線照射による劣化を減少させる素子絶縁
分離領域を提供することにある。
半導体集積回路に、γ線やχ線などの電離性放射線を照
射すると、半導体基板内において、多数の正孔・電子対
が生成される。これらの生成された正孔・電子は、半導
体基板内の電界の向きにしたがって移動するが、素子分
離領域などの酸化膜中では、正孔はその移動度が極端に
低いため、正の固定電荷として、酸化膜中に蓄積される
。
射すると、半導体基板内において、多数の正孔・電子対
が生成される。これらの生成された正孔・電子は、半導
体基板内の電界の向きにしたがって移動するが、素子分
離領域などの酸化膜中では、正孔はその移動度が極端に
低いため、正の固定電荷として、酸化膜中に蓄積される
。
特に、素子分離領域は、酸化膜が厚く形成されているた
め、蓄積される正の固定電荷量も大きく。
め、蓄積される正の固定電荷量も大きく。
このために、分離領域下のｐ形チャネルストッパーの反
転が生じる。
転が生じる。
そこで、本発明では、電離性放射線による素子分離領域
における全蓄積電荷量を減少させるために、素子分離領
域を酸化膜と、多結晶シリコン層により形成し、かつ、
チャネルストッパー領域の反転を防止するために、多結
晶シリコン層に負の電圧を印加するか、又は、接地して
いる。
における全蓄積電荷量を減少させるために、素子分離領
域を酸化膜と、多結晶シリコン層により形成し、かつ、
チャネルストッパー領域の反転を防止するために、多結
晶シリコン層に負の電圧を印加するか、又は、接地して
いる。
以下、本発明の実施例を詳細に説明する。
第２図は本発明の素子分離領域の第１の実施例を示す断
面構造図である。
面構造図である。
尚、第１図と同じ符号は、同じ部分を示す。
本発明の素子分離領域は、絶縁膜２３内に、多結晶半導
体層２１を有し、絶縁膜２３直下に高濃度Ｐ影領域１５
を有する。また、多結晶半導体層２１は、電極２２を通
して、接地電位より負または零電圧（接地電位）に保た
れている。このため、本実施例によれば、素子分離領域
を形成している絶縁膜がばくなり、放射線照射による蓄
積される正の固定電荷量が減少し、素子分離領域直下の
半導体層の反転を防止する効果がある。
体層２１を有し、絶縁膜２３直下に高濃度Ｐ影領域１５
を有する。また、多結晶半導体層２１は、電極２２を通
して、接地電位より負または零電圧（接地電位）に保た
れている。このため、本実施例によれば、素子分離領域
を形成している絶縁膜がばくなり、放射線照射による蓄
積される正の固定電荷量が減少し、素子分離領域直下の
半導体層の反転を防止する効果がある。
第３図は、本発明の素子分離領域の第１の実施例の製造
方法を工程順に表わした断面図である。
方法を工程順に表わした断面図である。
主要工程を、図番にしたがって説明する。
（ａ）：ｐ形シリコン基板１４上にｎ 形埋込層１３を
素子形成領域に不純物拡散により形成し、その後ｎ形シ
リコンエピタキシャル層１２を成長し、全面にシリコン
酸化膜３１．シリコン窒化膜３２、シリコン酸化膜３３
を形成し、パターニングして素子形成部分にのみ上記３
層膜を残す。次に、上記３Ｍ膜をマスクとして用いエピ
タキシャル層１２を図に示したようにエツチングして、
素子分離領域の溝を形成する。その後、例えばイオン打
込みを行うことによって、溝道下部分に高濃度Ｐ影領域
１５を形成する。
素子形成領域に不純物拡散により形成し、その後ｎ形シ
リコンエピタキシャル層１２を成長し、全面にシリコン
酸化膜３１．シリコン窒化膜３２、シリコン酸化膜３３
を形成し、パターニングして素子形成部分にのみ上記３
層膜を残す。次に、上記３Ｍ膜をマスクとして用いエピ
タキシャル層１２を図に示したようにエツチングして、
素子分離領域の溝を形成する。その後、例えばイオン打
込みを行うことによって、溝道下部分に高濃度Ｐ影領域
１５を形成する。
（ｂ）：熱酸化により酸化膜３４を形成する。
（Ｃ）：多結晶シリコン膜３５を堆積する。多結晶シリ
コン膜３５は、ｐ形で低濃度にドープされている。次に
比較的硬いホトレジスト膜３６を塗布し、素子分離領域
よりもやや狭くパターニングする。次に比較的軟らかい
ホトレジスト膜３７を塗布する。このとき、ホトレジス
ト３７は、素子分離領域いおいてホトレジスト膜３６と
素子形成領域の間に入り込み、さらにその上部にも塗布
されるため、塗布後の表面は平坦となる。ここで２種類
のホトレジストを用いるのは、１種類のホトレジストに
よって、表面を平坦にするよりも、薄い膜厚で平坦な表
面が得られるからである。
コン膜３５は、ｐ形で低濃度にドープされている。次に
比較的硬いホトレジスト膜３６を塗布し、素子分離領域
よりもやや狭くパターニングする。次に比較的軟らかい
ホトレジスト膜３７を塗布する。このとき、ホトレジス
ト３７は、素子分離領域いおいてホトレジスト膜３６と
素子形成領域の間に入り込み、さらにその上部にも塗布
されるため、塗布後の表面は平坦となる。ここで２種類
のホトレジストを用いるのは、１種類のホトレジストに
よって、表面を平坦にするよりも、薄い膜厚で平坦な表
面が得られるからである。
次に、ｏ２ガス中で、ホトレジストをエツチングし、素
子形成領域上の多結晶シリコン膜３５が露出したらホト
レジストのエツチングを止める。
子形成領域上の多結晶シリコン膜３５が露出したらホト
レジストのエツチングを止める。
次に、多結晶シリコン膜３５及び、ホトレジスト３６．
３７を異方性エツチング法で除去すると、素子形成領域
上の多結晶シリコン膜３５及びホトレジスト３６．３７
は除去され、シリコン酸化膜３３が露出する。残ったホ
トレジスト３６．３７は除去する。
３７を異方性エツチング法で除去すると、素子形成領域
上の多結晶シリコン膜３５及びホトレジスト３６．３７
は除去され、シリコン酸化膜３３が露出する。残ったホ
トレジスト３６．３７は除去する。
（ｄ）二酸化膜３３を除去し、熱酸化により酸化膜３８
を形成する。
を形成する。
（ｅ）：素子形成領域に素子を形成した後、パターニン
グして電極の六開けを行い、電極３９の形成を行う。
グして電極の六開けを行い、電極３９の形成を行う。
第４図は、本発明の素子分離領域の第２の実施例を示す
断面構造図である。
断面構造図である。
本発明の素子分離領域は、多結晶半導体の取り出し電極
２２に第１層目の配線を用いており、各素子の電極４２
及び配線に１層および２層目以上の配線を用いるもので
ある。
２２に第１層目の配線を用いており、各素子の電極４２
及び配線に１層および２層目以上の配線を用いるもので
ある。
このように構成することにより、本発明を用いた半導体
装置の配線を通常の素子配線の手法のみで、本発明で新
たに追加された電極を意識せずに、行うことができる。
装置の配線を通常の素子配線の手法のみで、本発明で新
たに追加された電極を意識せずに、行うことができる。
第５図は、本発明の素子分離構造の第３の実施例を示す
断面構造図である。第５図の素子分離構造は、第２図に
おける素子分離領域において、酸化膜上に、シリコン窒
化（Ｓｉ３Ｎａ）膜５１を設け、窒化シリコン膜５１上
に、ｐ形に浅くドープされた多結晶半導体層２１が設け
られている。電離性放射線照射による正の固定電荷の蓄
積が、シリコン窒化膜５１と酸化膜２３の２重構造によ
り抑えられるという効果がある。
断面構造図である。第５図の素子分離構造は、第２図に
おける素子分離領域において、酸化膜上に、シリコン窒
化（Ｓｉ３Ｎａ）膜５１を設け、窒化シリコン膜５１上
に、ｐ形に浅くドープされた多結晶半導体層２１が設け
られている。電離性放射線照射による正の固定電荷の蓄
積が、シリコン窒化膜５１と酸化膜２３の２重構造によ
り抑えられるという効果がある。
本発明によれば、素子分離領域における酸化膜厚を減少
させることができ、また、素子分離領域における電圧を
制御することができるので、放射線照射による素子分離
領域下のＰ影領域の反転を抑える効果がある。具体的に
、この効果の一例を示すと、現状の素子分離構造（素子
間耐圧３０Ｖ）を有するバイポーラ集積回路装置に３Ｘ
ＩＱ’ｔａｄ相当の電離性放射線を照射したところ、Ｐ
形半導体領域が反転し、各素子の埋込層間がショートし
たが、本発明の素子分離領域構造では、分離領域中の多
結晶半導体層に一５ｖ以下の負電位を印加した場合、１
Ｘ１０’ｒａｄ相当の電離性放射線後も、各素子間が電
気的に分離され、放射線による素子間のリーク・ショー
トを防止する効果が示された。
させることができ、また、素子分離領域における電圧を
制御することができるので、放射線照射による素子分離
領域下のＰ影領域の反転を抑える効果がある。具体的に
、この効果の一例を示すと、現状の素子分離構造（素子
間耐圧３０Ｖ）を有するバイポーラ集積回路装置に３Ｘ
ＩＱ’ｔａｄ相当の電離性放射線を照射したところ、Ｐ
形半導体領域が反転し、各素子の埋込層間がショートし
たが、本発明の素子分離領域構造では、分離領域中の多
結晶半導体層に一５ｖ以下の負電位を印加した場合、１
Ｘ１０’ｒａｄ相当の電離性放射線後も、各素子間が電
気的に分離され、放射線による素子間のリーク・ショー
トを防止する効果が示された。
なお、多結晶半導体層への印加電圧を変えることにより
、放射線耐量を変えることができるので多結晶半導体層
への印加電圧は、零または、負の電圧であればよい。
、放射線耐量を変えることができるので多結晶半導体層
への印加電圧は、零または、負の電圧であればよい。
第１図は、従来から用いられてきた素子分離領域を示す
断面構造図、第２図は１本発明の第１の実施例の素子分
離領域を示す断面構造図、第３図（ａ）〜（ｅ）は、本
発明の製造工程を工程順に示した断面図、第４図は、本
発明の第２の実施例の素子分離領域を示す断面構造図、
第５図は、本発明の第３の実施例の素子分離領域を示す
断面構造図である。
断面構造図、第２図は１本発明の第１の実施例の素子分
離領域を示す断面構造図、第３図（ａ）〜（ｅ）は、本
発明の製造工程を工程順に示した断面図、第４図は、本
発明の第２の実施例の素子分離領域を示す断面構造図、
第５図は、本発明の第３の実施例の素子分離領域を示す
断面構造図である。
１１・２３−ｍ−絶縁膜、１２−−−エピタキシャル層
。
。
１３−−一理込層、１４−−一基板、１．５−−−ｐ
影領域。
影領域。
２１・３５−−一多結晶半導体層、２２・３９−ｍ−電
極、３１・３３・３４・３８−ｍ−シリコン酸化膜。
極、３１・３３・３４・３８−ｍ−シリコン酸化膜。
３２−−−シリコン窒化膜、３６・３７−−−ホトレジ
スト膜、４１−−−絶縁膜、４２−ｍ−第２層目以上の
配線 代理人弁理士高 イｉ毒Ｉ］／１＠） 秦 ２ ア 手続補正書（方式） 昭和 ５帥 ７Ｊｌ”Ｆ４ 特許庁長官殿 事件の表示 昭和５９ 年特許願第 ６０６７２ 弓゛発明の名称 、半導体集積回路絶縁分離装置 補正をする者 １１何との１順 特許出願人 名 称 （５１Ｑ１株式会１１ 日 立 装 イ乍 所
代 理 人 居 所 〒ｌ［Ｘｌ東京都千代田区丸の内−丁目５番１
号株式会社日立製作所内 電話 史・；ｔ ２１２−１
１１１４人代人）氏 タ （６１８９） 弁 理 上
高 手１へ 明 大Ｃ補正命令の日付 昭和５９年６月
２６日補正の対象 明細書の「図面の簡単な説明」の欄
補正（１’＋ 内容 明細書の第９頁の第２行と第３行
との間に、「図面のｍ聚＼ を加入する。
スト膜、４１−−−絶縁膜、４２−ｍ−第２層目以上の
配線 代理人弁理士高 イｉ毒Ｉ］／１＠） 秦 ２ ア 手続補正書（方式） 昭和 ５帥 ７Ｊｌ”Ｆ４ 特許庁長官殿 事件の表示 昭和５９ 年特許願第 ６０６７２ 弓゛発明の名称 、半導体集積回路絶縁分離装置 補正をする者 １１何との１順 特許出願人 名 称 （５１Ｑ１株式会１１ 日 立 装 イ乍 所
代 理 人 居 所 〒ｌ［Ｘｌ東京都千代田区丸の内−丁目５番１
号株式会社日立製作所内 電話 史・；ｔ ２１２−１
１１１４人代人）氏 タ （６１８９） 弁 理 上
高 手１へ 明 大Ｃ補正命令の日付 昭和５９年６月
２６日補正の対象 明細書の「図面の簡単な説明」の欄
補正（１’＋ 内容 明細書の第９頁の第２行と第３行
との間に、「図面のｍ聚＼ を加入する。
Claims (1)
- 【特許請求の範囲】 １、 半導体基板上の絶縁分離領域となる位置に形成さ
れた溝と、該溝の底面及び側面に形成された絶縁膜と、
該溝の底面に形成された該絶縁膜に接した高濃度不純物
領域と、該溝に充頃された多結晶半導体領域とを有する
ことを特徴とする半導体集積回路絶縁分離装置。 ２、前記多結晶半導体領域に零または負の電圧を印加し
たことを特徴とする特許請求の範囲第１項記載の半導体
集積回路絶縁分離装置。 ３、前記多結晶半導体領域に接続さオした電極を有し、
該電極を前記半導体基板に最も近接する第１層めの配線
で形成し、前記電極以外の電極を該第１層めの配線及び
該第１層めの配線上に絶縁物をはさんで形成された第２
層以上の配線により形成したことを特徴とする特許請求
の範囲第１項記載の半導体集積回路絶縁分離装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59060672A JPS60206040A (ja) | 1984-03-30 | 1984-03-30 | 半導体集積回路絶縁分離装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59060672A JPS60206040A (ja) | 1984-03-30 | 1984-03-30 | 半導体集積回路絶縁分離装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60206040A true JPS60206040A (ja) | 1985-10-17 |
Family
ID=13149044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59060672A Pending JPS60206040A (ja) | 1984-03-30 | 1984-03-30 | 半導体集積回路絶縁分離装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60206040A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01309350A (ja) * | 1988-06-07 | 1989-12-13 | Mitsubishi Electric Corp | 半導体装置 |
| JPH022651A (ja) * | 1987-12-21 | 1990-01-08 | United Technol Corp <Utc> | 集積回路の製造方法 |
| JPH08335627A (ja) * | 1995-06-07 | 1996-12-17 | Nittetsu Semiconductor Kk | 半導体装置およびその製造方法 |
| US6274919B1 (en) | 1995-06-07 | 2001-08-14 | Nippon Steel Semiconductor Corporation | Semiconductor device having a field-shield device isolation structure |
| KR20200006393A (ko) * | 2018-07-10 | 2020-01-20 | 한국과학기술원 | 방사선에 의한 반도체 손상 방지 방법 및 장치 |
-
1984
- 1984-03-30 JP JP59060672A patent/JPS60206040A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH022651A (ja) * | 1987-12-21 | 1990-01-08 | United Technol Corp <Utc> | 集積回路の製造方法 |
| JPH01309350A (ja) * | 1988-06-07 | 1989-12-13 | Mitsubishi Electric Corp | 半導体装置 |
| JPH08335627A (ja) * | 1995-06-07 | 1996-12-17 | Nittetsu Semiconductor Kk | 半導体装置およびその製造方法 |
| US6274919B1 (en) | 1995-06-07 | 2001-08-14 | Nippon Steel Semiconductor Corporation | Semiconductor device having a field-shield device isolation structure |
| KR20200006393A (ko) * | 2018-07-10 | 2020-01-20 | 한국과학기술원 | 방사선에 의한 반도체 손상 방지 방법 및 장치 |
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